JPH0456231A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0456231A JPH0456231A JP2167203A JP16720390A JPH0456231A JP H0456231 A JPH0456231 A JP H0456231A JP 2167203 A JP2167203 A JP 2167203A JP 16720390 A JP16720390 A JP 16720390A JP H0456231 A JPH0456231 A JP H0456231A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、と（にバイポーラトランジスタに
関するものである。
関するものである。
従来の技術
従来のバイポーラトランジスタの断面を示す第７図にお
いて、１はＰ型半導体基板、２はＮ型埋め込み層、３は
エピタキシャル層で形成されたＮ型コレクタ領域、４は
Ｐ型分離領域、５はＮ型コレクタウオール、６はＰ型ベ
ース領域、７はＮ型コンタクト層、８はＮ型エミッタ領
域、９は二酸化シリコン膜、１０はＡｅ配線である。
いて、１はＰ型半導体基板、２はＮ型埋め込み層、３は
エピタキシャル層で形成されたＮ型コレクタ領域、４は
Ｐ型分離領域、５はＮ型コレクタウオール、６はＰ型ベ
ース領域、７はＮ型コンタクト層、８はＮ型エミッタ領
域、９は二酸化シリコン膜、１０はＡｅ配線である。
Ｐ型半導体基板１上にＮ型のエピタキシャル層が積層さ
れ、Ｐ型分離領域４で分離されてＮ型コレクタ領域３と
なっている。Ｎ型コレクタ領域の上にはＰ型ベース領域
６とさらに浅いＮ型エミッタ領域８が形成されている。
れ、Ｐ型分離領域４で分離されてＮ型コレクタ領域３と
なっている。Ｎ型コレクタ領域の上にはＰ型ベース領域
６とさらに浅いＮ型エミッタ領域８が形成されている。
Ｎ型コレクタ領域３とＰ型半導体基板１の境界には高濃
度の不純物を含むＮ型埋め込み層２が設けられ、Ｎ型埋
め込み層２からＮ型エピタキシャル層の表面に達するや
はり高濃度の不純物を含むＮ型コレクタウオール５が設
けられ、Ｎ型コレクタウオール５の最上部には配線との
コンタクトを良好にするためにさらに不純物濃度を高く
したＮ型コンタクト層７が形成されている。表面には二
酸化シリコン膜９が形成され、この二酸化シリコン膜９
のコンタクト孔を通して、Ｎ型エミッタ領域８．Ｐ型ベ
ース領域６およびＮ型コンタクト層７にＡＱ配線１０が
接続される。
度の不純物を含むＮ型埋め込み層２が設けられ、Ｎ型埋
め込み層２からＮ型エピタキシャル層の表面に達するや
はり高濃度の不純物を含むＮ型コレクタウオール５が設
けられ、Ｎ型コレクタウオール５の最上部には配線との
コンタクトを良好にするためにさらに不純物濃度を高く
したＮ型コンタクト層７が形成されている。表面には二
酸化シリコン膜９が形成され、この二酸化シリコン膜９
のコンタクト孔を通して、Ｎ型エミッタ領域８．Ｐ型ベ
ース領域６およびＮ型コンタクト層７にＡＱ配線１０が
接続される。
発明が解決しようとする課題
前記のように従来のバイポーラトランジスタはコレクタ
抵抗を下げるためにＮ型埋め込み層２とＮ型コレクタウ
オール５が形成された複雑な構造になっている。一方コ
レクタ・エミッタ間の耐圧を向上させようとするとＮ型
コレクタ領域３を深くする必要がある。Ｎ型コレクタ領
域を深くすれば、それにともないＮ型コレクタウオール
５を深くしなければならない。Ｎ型コレクタウオール５
を深くしようとすると同領域の表面での面積が増し、ト
ランジスタ面積の増大につながる。また大電流トランジ
スタを形成する場合にもＮ型エミッタ領域８の面積を拡
げなければならないのでトランジスタ面積が増大する。
抵抗を下げるためにＮ型埋め込み層２とＮ型コレクタウ
オール５が形成された複雑な構造になっている。一方コ
レクタ・エミッタ間の耐圧を向上させようとするとＮ型
コレクタ領域３を深くする必要がある。Ｎ型コレクタ領
域を深くすれば、それにともないＮ型コレクタウオール
５を深くしなければならない。Ｎ型コレクタウオール５
を深くしようとすると同領域の表面での面積が増し、ト
ランジスタ面積の増大につながる。また大電流トランジ
スタを形成する場合にもＮ型エミッタ領域８の面積を拡
げなければならないのでトランジスタ面積が増大する。
本発明は前記の課題を解決し、小面積のバイポーラトラ
ンジスタを提供することを目的としている。
ンジスタを提供することを目的としている。
課題を解決するための手段
前記の目的を達成するために本発明の半導体装置は、第
１導電型の半導体基板またはウェル付き半導体基板の第
１導電型のウェルが、その表面に第１および第２のトレ
ンチを有し、前記第１のトレンチの側壁面に接してつく
り込まれた第１導電型の第１の不純物領域が同領域の外
側につくり込まれた第２導電型の第２の不純物領域に接
し、前記第２の不純物領域および前記第２のトレンチの
側壁面に接して第１導電型の第３の不純物領域がつくり
込まれ、前記第１．第２および第３の不純物領域がそれ
ぞれ外部端子に接続されていることを特徴としている。
１導電型の半導体基板またはウェル付き半導体基板の第
１導電型のウェルが、その表面に第１および第２のトレ
ンチを有し、前記第１のトレンチの側壁面に接してつく
り込まれた第１導電型の第１の不純物領域が同領域の外
側につくり込まれた第２導電型の第２の不純物領域に接
し、前記第２の不純物領域および前記第２のトレンチの
側壁面に接して第１導電型の第３の不純物領域がつくり
込まれ、前記第１．第２および第３の不純物領域がそれ
ぞれ外部端子に接続されていることを特徴としている。
作用
かかる構造によれば、第３の不純物領域と電極の接続を
第２のトレンチ内で行なうことができ、従来のコレクタ
ウオールに担当する領域が不要となるので、トランジス
タの面積を小さくできる。
第２のトレンチ内で行なうことができ、従来のコレクタ
ウオールに担当する領域が不要となるので、トランジス
タの面積を小さくできる。
また、第１のトレンチと第１の不純物領域を深く形成す
ることによってエミッタ面積を大きくできるので、トラ
ンジスタの占有面積を大きくすることなく大電流トラン
ジスタが実現できる。
ることによってエミッタ面積を大きくできるので、トラ
ンジスタの占有面積を大きくすることなく大電流トラン
ジスタが実現できる。
実施例
第１図は本発明の第１実施例の断面図、第２図は同実施
例の平面図、第３図は同実施例の別の切断部位における
断面図、第４図は第３図に担当する部分の製造工程途中
の断面図であり、１はＰ型半導体基板、９および９０は
二酸化シリコン膜、１２はＮ型ウェルで形成され？、Ｎ
型コレクタ領域、１３．１４はそれぞれＮ型ウェル内に
形成された第１および第２のトレンチ、１５はＮ型コン
タクト領域、１６はＰ型ベース領域、１７はＮ型エミッ
タ領域、１８．１９はそれぞれ、第１．第２のトレンチ
内の導体、１０１．１０２および１０３はＡｅ配線、１
２１はＮ型ウェルである。
例の平面図、第３図は同実施例の別の切断部位における
断面図、第４図は第３図に担当する部分の製造工程途中
の断面図であり、１はＰ型半導体基板、９および９０は
二酸化シリコン膜、１２はＮ型ウェルで形成され？、Ｎ
型コレクタ領域、１３．１４はそれぞれＮ型ウェル内に
形成された第１および第２のトレンチ、１５はＮ型コン
タクト領域、１６はＰ型ベース領域、１７はＮ型エミッ
タ領域、１８．１９はそれぞれ、第１．第２のトレンチ
内の導体、１０１．１０２および１０３はＡｅ配線、１
２１はＮ型ウェルである。
なお第１図および第３図の断面図はそれぞれ、第２図の
平面図のＸ−Ｘにおける断面図、Ｐ−Ｐにおける断面図
である。また、第２図には二酸化シリコン膜９とＡｅ配
線１０１，１０２．１０３は示していない。
平面図のＸ−Ｘにおける断面図、Ｐ−Ｐにおける断面図
である。また、第２図には二酸化シリコン膜９とＡｅ配
線１０１，１０２．１０３は示していない。
まずＰ型半導体基板１表面のＮ型ウェル１２１に第１お
よび第２のトレンチ１３．１４が設けられる（第４図参
照）。トレンチは０．５μｍ〜１．０μｍの幅で３．０
μｍ〜５．０μｍの深さが適当である。
よび第２のトレンチ１３．１４が設けられる（第４図参
照）。トレンチは０．５μｍ〜１．０μｍの幅で３．０
μｍ〜５．０μｍの深さが適当である。
この２つのトレンチは第２図で示すように、第１のトレ
ンチ１３の３方向を囲むように第２のトレンチ１４が配
置されている。
ンチ１３の３方向を囲むように第２のトレンチ１４が配
置されている。
第１のトレンチ１３の側壁に接してＮ型の第１の不純物
領域がつくり込まれＮ型エミッタ領域１７となっている
。この第１の不純物領域の外側にはＰ型の第２の不純物
領域が前記第１の不純物領域に接してつくり込まれ、Ｐ
型ベース領域１６となっている。さらにこの第２の不純
物領域と前２第２のトレンチ１４の側壁面に接してＮ型
ウェルがＮ型の第３の不純物領域として存在し、Ｎ型コ
レクタ領域１２となっている。なおＮ型コレクタ領域１
２は第２のトレンチの側壁面に接する部分において、同
じＮ型で不純物濃度の高いＮ型コンタクト層１５とオー
バラップしている。このＮ型コンタクト層１５はＮ型コ
レクタ領域１２と導体１８とのオーミックコンタクトを
良好にするためのものであって、トランジスタの構成上
不可欠なものではない。Ｎ型エミッタ領域１７は０．３
μｍ〜０．４μｍの厚さ、Ｐ型ベース領域１６のうち、
Ｎ型エミッタ領域１７に沿った部分（活性ベース領域）
は０．１μｍ−０，３μｍの厚さである。第１および第
２のトレンチ１３．１４の内部には導体１８．１９が充
填されそれぞれＮ型エミッタ領域１７．Ｎ型コレクタ領
域１２とのコンタクトがとられている。導体１８．１９
の材料としてはＡｅ 、Ｗあるいはドープしたポリシリ
コン等を用いればよい。導体１８．１９はさらに二酸化
シリコン膜９の孔を通して、電極としてのＡｅ配線１０
１，１０２に接続されている。Ｐ型ベース領域１６はＮ
型エミッタ領域１７に沿う部分と連続してＮ型コレクタ
領域１２の表面においても０．３μｍ−０，５μｍの深
さで形成されており、その部分で電極としてのＡｅ配線
１０３と接続されている。第１のトレンチ１３の底部に
は二酸化シリコン膜９０が設けられ、Ｎ型エミッタ領域
１７とＮ型コレクタ領域１２との短絡を防ぐとともに、
電流の主経路とはならない底部での接合をなくすること
によって、ベース・エミッタ間あるいはベース・コレク
タ間の容量を極力小さくしてトランジスタの動作特性を
向上させている。
領域がつくり込まれＮ型エミッタ領域１７となっている
。この第１の不純物領域の外側にはＰ型の第２の不純物
領域が前記第１の不純物領域に接してつくり込まれ、Ｐ
型ベース領域１６となっている。さらにこの第２の不純
物領域と前２第２のトレンチ１４の側壁面に接してＮ型
ウェルがＮ型の第３の不純物領域として存在し、Ｎ型コ
レクタ領域１２となっている。なおＮ型コレクタ領域１
２は第２のトレンチの側壁面に接する部分において、同
じＮ型で不純物濃度の高いＮ型コンタクト層１５とオー
バラップしている。このＮ型コンタクト層１５はＮ型コ
レクタ領域１２と導体１８とのオーミックコンタクトを
良好にするためのものであって、トランジスタの構成上
不可欠なものではない。Ｎ型エミッタ領域１７は０．３
μｍ〜０．４μｍの厚さ、Ｐ型ベース領域１６のうち、
Ｎ型エミッタ領域１７に沿った部分（活性ベース領域）
は０．１μｍ−０，３μｍの厚さである。第１および第
２のトレンチ１３．１４の内部には導体１８．１９が充
填されそれぞれＮ型エミッタ領域１７．Ｎ型コレクタ領
域１２とのコンタクトがとられている。導体１８．１９
の材料としてはＡｅ 、Ｗあるいはドープしたポリシリ
コン等を用いればよい。導体１８．１９はさらに二酸化
シリコン膜９の孔を通して、電極としてのＡｅ配線１０
１，１０２に接続されている。Ｐ型ベース領域１６はＮ
型エミッタ領域１７に沿う部分と連続してＮ型コレクタ
領域１２の表面においても０．３μｍ−０，５μｍの深
さで形成されており、その部分で電極としてのＡｅ配線
１０３と接続されている。第１のトレンチ１３の底部に
は二酸化シリコン膜９０が設けられ、Ｎ型エミッタ領域
１７とＮ型コレクタ領域１２との短絡を防ぐとともに、
電流の主経路とはならない底部での接合をなくすること
によって、ベース・エミッタ間あるいはベース・コレク
タ間の容量を極力小さくしてトランジスタの動作特性を
向上させている。
以上の構造にすることにより埋め込み層やエピタキシャ
ル層を省略でき、製造工程が簡略化される。また、第１
のトレンチと第１の不純物領域を深（形成することによ
ってエミッタ面積を大きくできるので、トランジスタの
占有面積を太き（することなく大電流トランジスタが実
現できる。従来、表面で大きな面積を占めていたコレク
タウオールに相当する部分が不要となるので、占有面積
の小さい、高集積化にも適したトランジスタを実現でき
る。
ル層を省略でき、製造工程が簡略化される。また、第１
のトレンチと第１の不純物領域を深（形成することによ
ってエミッタ面積を大きくできるので、トランジスタの
占有面積を太き（することなく大電流トランジスタが実
現できる。従来、表面で大きな面積を占めていたコレク
タウオールに相当する部分が不要となるので、占有面積
の小さい、高集積化にも適したトランジスタを実現でき
る。
第５図は本発明の第２実施例の断面図、第６図は同実施
例の平面図である。なお、第５図は同実施例の、第６図
のＸ−Ｘにおける断面図であり、Ｐ−Ｐにおける断面図
は第３図と同一となる。第４図は第３図に相当する部分
の製造工程途中における断面図である。第３図〜第６図
において、１はＰ型半導体基板、９および９０は二酸化
シリコン膜、１２はＮ型ウェルで形成されたＮ型コレク
タ領域、１３０，１４０はそれぞれＮ型ウェル内に形成
された第１および第２のトレンチ、１５はＮ型コンタク
ト領域、１６はＰ型ベース領域、１７はＮ型エミッタ領
域、１８．１９．２０は導体、２１は絶縁体、１０１，
１０２．１０３はＡｅ配線、１２１はＮ型ウェルである
。なお、第６図には二酸化シリコン膜９とＡｅ配線１０
１，１０２゜１０３は示していない。
例の平面図である。なお、第５図は同実施例の、第６図
のＸ−Ｘにおける断面図であり、Ｐ−Ｐにおける断面図
は第３図と同一となる。第４図は第３図に相当する部分
の製造工程途中における断面図である。第３図〜第６図
において、１はＰ型半導体基板、９および９０は二酸化
シリコン膜、１２はＮ型ウェルで形成されたＮ型コレク
タ領域、１３０，１４０はそれぞれＮ型ウェル内に形成
された第１および第２のトレンチ、１５はＮ型コンタク
ト領域、１６はＰ型ベース領域、１７はＮ型エミッタ領
域、１８．１９．２０は導体、２１は絶縁体、１０１，
１０２．１０３はＡｅ配線、１２１はＮ型ウェルである
。なお、第６図には二酸化シリコン膜９とＡｅ配線１０
１，１０２゜１０３は示していない。
まずＰ型半導体基板１表面のＮ型ウェル１２１に第１お
よび第２のトレンチが設けられている（第４図参照）。
よび第２のトレンチが設けられている（第４図参照）。
トレンチは０．５μｍ〜１．０μｍの幅で３．０μｍ〜
５．０μｍの深さが適当である。
５．０μｍの深さが適当である。
この２つのトレンチは第６図で示すように、第チ１４０
が「コ」の字形に囲んだ配置になっている。
が「コ」の字形に囲んだ配置になっている。
第１のトレンチ１３０の側壁のうち、第２のトレンチ１
４０に向き合う部分のみに接してＮ型の第１の不純物領
域がつくり込まれＮ型エミッタ領域１７となっている。
４０に向き合う部分のみに接してＮ型の第１の不純物領
域がつくり込まれＮ型エミッタ領域１７となっている。
この第１の不純物領域の外側には、第１の不純物領域お
よび第１のトレンチ１３０の側壁のうち第１の不純物領
域の接していない部分に接し第１のトレンチ１３０の全
周を囲むＰ型の第２の不純物領域がっくり込まれＰ型ベ
ース領域１６となっている。さらにこの第２の不純物領
域と第２のトレンチ１４０の側壁面に接してＮ型ウェル
がＮ型の第３の不純物領域として存在し、Ｎ型コレクタ
領域１２となっている。なおＮ型コレクタ領域１２は第
２のトレンチ１４０の側壁面に接する部分において、同
じＮ型で不純物濃度の高いＮ型コンタクト層１５とオー
バラップしている。このＮ型コンタクト層１５はＮ型コ
レクタ領域１２と導体１８とのオーミックコンタクトを
良好にするためのものであって、トランジスタの構成上
不可欠なものではない。Ｎ型エミッタ領域１７は０．３
μｍ 〜０．４μｍの厚さ、Ｐ型ベース領域１６のうち
、Ｎ型エミッタ領域１７に沿った部分（活性ベース領域
）は０．１μｍ−０，３μｍの厚さ、他の部分すなわち
第１のトレンチ１３０の側壁に接した部分では０．３μ
ｍ〜０．５μｍの厚さでつくり込まれている。第１のト
レンチ１３０の内部には導体１９．２０が充填されてい
る。導体１９はＮ型エミッタ領域１７にのみ接するよう
に設けられ、一方導体２０はＰ型ベース領域１６にのみ
接するように設けられている。導体１９と導体２０の間
には二酸化シリコン等の絶縁体２１が充填され、導体１
９と導体２０を分離している。第１のトレンチ１３０の
底部には二酸化シリコン膜９０が設けられ、Ｎ型エミッ
タ領域１７とＮ型コレクタ領域１２との短絡を防ぐとと
もに、電流の主経路とはならない底部での接合をなくす
ることによって、ベース・エミッタ間あるいはベース・
コレクタ間の容量を極力小さ（してトランジスタの動作
特性を向上させている。第２のトレンチ１４０の内部に
はＮ型コンタクト領域１５に接して導体１８が充填され
ている。導体１８．１９．２０の材料としてはＡＱ、Ｗ
あるいはドープしたポリシリコン等を用いればよい。導
体１８．１９．２０は二酸化シリコン膜９の孔を通して
それぞれ電極としてのＡｅ配線１０２゜１０１．１０３
と接続されている。
よび第１のトレンチ１３０の側壁のうち第１の不純物領
域の接していない部分に接し第１のトレンチ１３０の全
周を囲むＰ型の第２の不純物領域がっくり込まれＰ型ベ
ース領域１６となっている。さらにこの第２の不純物領
域と第２のトレンチ１４０の側壁面に接してＮ型ウェル
がＮ型の第３の不純物領域として存在し、Ｎ型コレクタ
領域１２となっている。なおＮ型コレクタ領域１２は第
２のトレンチ１４０の側壁面に接する部分において、同
じＮ型で不純物濃度の高いＮ型コンタクト層１５とオー
バラップしている。このＮ型コンタクト層１５はＮ型コ
レクタ領域１２と導体１８とのオーミックコンタクトを
良好にするためのものであって、トランジスタの構成上
不可欠なものではない。Ｎ型エミッタ領域１７は０．３
μｍ 〜０．４μｍの厚さ、Ｐ型ベース領域１６のうち
、Ｎ型エミッタ領域１７に沿った部分（活性ベース領域
）は０．１μｍ−０，３μｍの厚さ、他の部分すなわち
第１のトレンチ１３０の側壁に接した部分では０．３μ
ｍ〜０．５μｍの厚さでつくり込まれている。第１のト
レンチ１３０の内部には導体１９．２０が充填されてい
る。導体１９はＮ型エミッタ領域１７にのみ接するよう
に設けられ、一方導体２０はＰ型ベース領域１６にのみ
接するように設けられている。導体１９と導体２０の間
には二酸化シリコン等の絶縁体２１が充填され、導体１
９と導体２０を分離している。第１のトレンチ１３０の
底部には二酸化シリコン膜９０が設けられ、Ｎ型エミッ
タ領域１７とＮ型コレクタ領域１２との短絡を防ぐとと
もに、電流の主経路とはならない底部での接合をなくす
ることによって、ベース・エミッタ間あるいはベース・
コレクタ間の容量を極力小さ（してトランジスタの動作
特性を向上させている。第２のトレンチ１４０の内部に
はＮ型コンタクト領域１５に接して導体１８が充填され
ている。導体１８．１９．２０の材料としてはＡＱ、Ｗ
あるいはドープしたポリシリコン等を用いればよい。導
体１８．１９．２０は二酸化シリコン膜９の孔を通して
それぞれ電極としてのＡｅ配線１０２゜１０１．１０３
と接続されている。
本実施例の構成によれば、活性ベース領域から導体２０
までが第１のトレンチ１３０の深さと同じ深さの不純物
領域で連絡されており、活性ベース領域からＡＱ配線１
０３に至る抵抗を小さくできる。したがって本実施例に
よれば、先の実施例の効果に加えてベース抵抗の小さい
トランジスタを実現できる効果がある。
までが第１のトレンチ１３０の深さと同じ深さの不純物
領域で連絡されており、活性ベース領域からＡＱ配線１
０３に至る抵抗を小さくできる。したがって本実施例に
よれば、先の実施例の効果に加えてベース抵抗の小さい
トランジスタを実現できる効果がある。
なお、以上の実施例では２つのトレンチをウェル内に形
成したが、ウェルを設けずに、半導体基板の表面にトレ
ンチを形成してもよい。この場合の半導体基板は、前述
のウェルと同じ導電型となる。
成したが、ウェルを設けずに、半導体基板の表面にトレ
ンチを形成してもよい。この場合の半導体基板は、前述
のウェルと同じ導電型となる。
発明の効果
以上詳しく述べたように本発明によれば、占有面積の小
さなバイポーラトランジスタを実現でき集積度の高いＩ
Ｃ，ＬＳＩを得ることができる。
さなバイポーラトランジスタを実現でき集積度の高いＩ
Ｃ，ＬＳＩを得ることができる。
また、サイズを大きくすることな（電流容量の大きなバ
イポーラトランジスタを実現できる。
イポーラトランジスタを実現できる。
第１図は本発明第１実施例の断面図、第２図は同実施例
の平面図、第３図は同実施例の断面図、第４図は同実施
例および第２実施例の製造工程途中における断面図、第
５図は第２実施例の断面図、第６図は同実施例の平面図
、第７図は従来例の断面図である。 １・・・・・・Ｐ型半導体基板、１２・・・・・・Ｎ型
コレクタ領域、１３，１３０・・・・・・第１のトレン
チ、１４゜１４０・・・・・・第２のトレンチ、１５・
・・・・・Ｎ型コンタクト領域、１６・・・・・・Ｐ型
ベース領域、１７・・・・・・Ｎ型エミッタ領域、１８
，１９．２０・・・・・・導体、１０１．１０２．１０
３・−・−Ａｅ配線。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 弔 図 ４ｚ 図 、、ｌ、。 図
の平面図、第３図は同実施例の断面図、第４図は同実施
例および第２実施例の製造工程途中における断面図、第
５図は第２実施例の断面図、第６図は同実施例の平面図
、第７図は従来例の断面図である。 １・・・・・・Ｐ型半導体基板、１２・・・・・・Ｎ型
コレクタ領域、１３，１３０・・・・・・第１のトレン
チ、１４゜１４０・・・・・・第２のトレンチ、１５・
・・・・・Ｎ型コンタクト領域、１６・・・・・・Ｐ型
ベース領域、１７・・・・・・Ｎ型エミッタ領域、１８
，１９．２０・・・・・・導体、１０１．１０２．１０
３・−・−Ａｅ配線。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 弔 図 ４ｚ 図 、、ｌ、。 図
Claims (2)
- （１）第１導電型の半導体基板またはウェル付き半導体
基板の第１導電型のウェルが、その表面に第１および第
２のトレンチを有し、前記第１のトレンチの側壁面に接
してつくり込まれた第１導電型の第１の不純物領域が同
領域の外側につくり込まれた第２導電型の第２の不純物
領域に接し、前記第２の不純物領域および前記第２のト
レンチの側壁面に接して第１導電型の第３の不純物領域
がつくり込まれ、前記第１、第２および第３の不純物領
域がそれぞれの電極に接続されてなることを特徴とする
半導体装置。 - （２）前記第１の不純物領域は前記第２のトレンチに向
き合う部分にのみ存在し、前記第２の不純物領域は前記
第１のトレンチの全周を囲んでいることを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167203A JPH0456231A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167203A JPH0456231A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456231A true JPH0456231A (ja) | 1992-02-24 |
Family
ID=15845336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167203A Pending JPH0456231A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456231A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362376A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | バイポ−ラ型集積回路装置 |
| JPS63150961A (ja) * | 1986-11-26 | 1988-06-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 集積回路構造およびその形成方法 |
| JPH02283030A (ja) * | 1989-04-25 | 1990-11-20 | Fuji Electric Co Ltd | バイポーラトランジスタを備えた半導体装置 |
-
1990
- 1990-06-25 JP JP2167203A patent/JPH0456231A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362376A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | バイポ−ラ型集積回路装置 |
| JPS63150961A (ja) * | 1986-11-26 | 1988-06-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 集積回路構造およびその形成方法 |
| JPH02283030A (ja) * | 1989-04-25 | 1990-11-20 | Fuji Electric Co Ltd | バイポーラトランジスタを備えた半導体装置 |
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