JPH0456238A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0456238A JPH0456238A JP2167164A JP16716490A JPH0456238A JP H0456238 A JPH0456238 A JP H0456238A JP 2167164 A JP2167164 A JP 2167164A JP 16716490 A JP16716490 A JP 16716490A JP H0456238 A JPH0456238 A JP H0456238A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- bonding pad
- semiconductor device
- hole
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の機能回路からの電気的な信号の取
り出し部としての役割、および外部配線とのつなぎ目の
役割を持つボンディングパッドの構造に関するものであ
り、特に多層配線ををする半導体装置に関するものであ
る。
り出し部としての役割、および外部配線とのつなぎ目の
役割を持つボンディングパッドの構造に関するものであ
り、特に多層配線ををする半導体装置に関するものであ
る。
従来の技術
従来の多層配線を有する半導体装置のボンディングパッ
ド構造の一例を第５図（ａ）〜（ｄｌの工程順断面図を
用いて説明する。なお、本説明においては簡略化のため
に素子領域の形成工程の説明は省略し、ボンディングパ
ッドを形成する領域の工程のみ説明を行う。
ド構造の一例を第５図（ａ）〜（ｄｌの工程順断面図を
用いて説明する。なお、本説明においては簡略化のため
に素子領域の形成工程の説明は省略し、ボンディングパ
ッドを形成する領域の工程のみ説明を行う。
まず、第５図ｔａ＋に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に第１の配線層３となる厚さ０．８μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３のパターンを形成
する。
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に第１の配線層３となる厚さ０．８μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３のパターンを形成
する。
つぎに、第５図（ｂ）に示すように、第１の配線層３と
後の工程で形成する第２の配線層を電気的に分離するた
めに厚さ８００ｎｍの絶縁膜４をＣＶＤ法により形成し
、フォトリングラフィ法およびドライエツチング法を用
いて、所定の位置に第１の配線層３と後の工程で形成さ
れる第２の配線層とを接続するためのスルーホール５を
形成する。ボンディングパッドと接続するスルーホール
５の大きさは約１００μｍＸ１００μｍである。
後の工程で形成する第２の配線層を電気的に分離するた
めに厚さ８００ｎｍの絶縁膜４をＣＶＤ法により形成し
、フォトリングラフィ法およびドライエツチング法を用
いて、所定の位置に第１の配線層３と後の工程で形成さ
れる第２の配線層とを接続するためのスルーホール５を
形成する。ボンディングパッドと接続するスルーホール
５の大きさは約１００μｍＸ１００μｍである。
つぎに、第５図（Ｃ）に示すように、アルゴンを用いた
スパッタリング法により、スルーホール５の底部つまり
第１の配線層３の表面に形成されている自然酸化膜を除
去した後、すぐさま第２の配線層６となる厚さ１μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリソグラフィ法およびドライエツチング法を
用いて、所定の位置に第２の配線層６のパターンを形成
する。
スパッタリング法により、スルーホール５の底部つまり
第１の配線層３の表面に形成されている自然酸化膜を除
去した後、すぐさま第２の配線層６となる厚さ１μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリソグラフィ法およびドライエツチング法を
用いて、所定の位置に第２の配線層６のパターンを形成
する。
最後に、第５図（ｄｌに示すように、保護膜７となる厚
さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成し
た後、フォトリソグラフィ法およびドライエツチング法
を用いて、ボンディングパッド部にボンディング用ホー
ル８を形成し、ボンディング部の形成工程を終了する。
さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成し
た後、フォトリソグラフィ法およびドライエツチング法
を用いて、ボンディングパッド部にボンディング用ホー
ル８を形成し、ボンディング部の形成工程を終了する。
発明が解決しようとする課題
しかしながら、上記方法によりボンディングパッド部を
形成した場合、いくつかの問題が生じる。まず、第１の
配線層３と第２の配線層６とを接続するためのスルーホ
ール５をドライエツチングを用いて形成する際、プラズ
マ中に発生したイオンにより、スルーホール５部内に露
出する第１の配線層３がチャージアップする。その第１
の配線層３がＭＯＳトランジスタのゲートに接続されて
いた場合、ゲート酸化膜を破壊する可能性が非常に高い
。ゲート酸化膜厚が薄い程、破壊の危険性はさらに高く
なる。また、そのチャージアップの度合はスルーホール
５の面積に依存する。また、第２の配線層６形成時に第
１の配線層３０表面の自然酸化膜を除去するため、アル
ゴンイオンを用いスパッタリングを行った場合も、同じ
ように正電荷のアルゴンイオンにより、スルーホール５
部においてチャージアップが生じ、素子を破壊する可能
性が非常に高い。このチャージアップによる絶縁破壊は
、半導体素子の微細化、高集積化か進むと、さらに深刻
な問題となる。
形成した場合、いくつかの問題が生じる。まず、第１の
配線層３と第２の配線層６とを接続するためのスルーホ
ール５をドライエツチングを用いて形成する際、プラズ
マ中に発生したイオンにより、スルーホール５部内に露
出する第１の配線層３がチャージアップする。その第１
の配線層３がＭＯＳトランジスタのゲートに接続されて
いた場合、ゲート酸化膜を破壊する可能性が非常に高い
。ゲート酸化膜厚が薄い程、破壊の危険性はさらに高く
なる。また、そのチャージアップの度合はスルーホール
５の面積に依存する。また、第２の配線層６形成時に第
１の配線層３０表面の自然酸化膜を除去するため、アル
ゴンイオンを用いスパッタリングを行った場合も、同じ
ように正電荷のアルゴンイオンにより、スルーホール５
部においてチャージアップが生じ、素子を破壊する可能
性が非常に高い。このチャージアップによる絶縁破壊は
、半導体素子の微細化、高集積化か進むと、さらに深刻
な問題となる。
課題を解決するための手段
本発明の半導体装置では、装置外部への電気信号の引き
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成し、同ボンディン
グパッドと装置内部の機能回路の初段部との接続に最上
部の配線層を用い、同接続部を同ボンディングパッド部
外に設けた。
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成し、同ボンディン
グパッドと装置内部の機能回路の初段部との接続に最上
部の配線層を用い、同接続部を同ボンディングパッド部
外に設けた。
作用
本発明の半導体装置では、装置外部への電気信号の引き
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成した構造にする事
により、ワイヤーボンディング時に発生する半導体装置
への物理的なダメージを軽減し、シリコン基盤に亀裂が
生じるクレータリング等の不良の発生を抑制し、半導体
装置の加工歩留まりの向上、および信頼性の向上に寄与
する。また、同ボンディングパッドと装置内部の機能回
路の初段部との接続に最上部の配線層を用い、しかもボ
ンディングパッド部から離れた小面積のスルーホールで
接続する事により、放電により発生したイオン等による
半導体装置への電気的なダメージ軽減をする。
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成した構造にする事
により、ワイヤーボンディング時に発生する半導体装置
への物理的なダメージを軽減し、シリコン基盤に亀裂が
生じるクレータリング等の不良の発生を抑制し、半導体
装置の加工歩留まりの向上、および信頼性の向上に寄与
する。また、同ボンディングパッドと装置内部の機能回
路の初段部との接続に最上部の配線層を用い、しかもボ
ンディングパッド部から離れた小面積のスルーホールで
接続する事により、放電により発生したイオン等による
半導体装置への電気的なダメージ軽減をする。
実施例
本発明を２層配線を有する半導体装置のボンディングパ
ッド部に応用した場合の一実施例を第１図（ａｌ〜（ｄ
ｌの工程順断面図を用いて説明する。なお、本実施例に
おいては簡略化のために素子領域の形成工程の説明は省
略し、ボンディングツク・ソドを形成する領域の工程に
絞って説明する。
ッド部に応用した場合の一実施例を第１図（ａｌ〜（ｄ
ｌの工程順断面図を用いて説明する。なお、本実施例に
おいては簡略化のために素子領域の形成工程の説明は省
略し、ボンディングツク・ソドを形成する領域の工程に
絞って説明する。
まず、第１図ｆａ）に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に第１の配線層３となる厚さ０．８μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３のパターンおよび
ボンディングパッド９を形成する。
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に第１の配線層３となる厚さ０．８μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３のパターンおよび
ボンディングパッド９を形成する。
つぎに、第１図（ｂ）に示すように、第１の配線層３と
後の工程で形成される第２の配線層を電気的に分離する
ために厚さ８００ｎｍの絶縁膜４をＣＶＤ法により形成
し、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３と第２の配線層と
を接続するためのスルーホール５を形成する。第１の配
線層３のチャージアップを抑えるため、ボンディングパ
ッド９上に形成するスルーホール５の大きさは約１００
μｍ×１００μｍであるのに対し、第１の配線層３上に
形成するスルーホール５の大きさは、２μｍ×２μｍで
ある。。
後の工程で形成される第２の配線層を電気的に分離する
ために厚さ８００ｎｍの絶縁膜４をＣＶＤ法により形成
し、フォトリングラフィ法およびドライエツチング法を
用いて、所定の位置に第１の配線層３と第２の配線層と
を接続するためのスルーホール５を形成する。第１の配
線層３のチャージアップを抑えるため、ボンディングパ
ッド９上に形成するスルーホール５の大きさは約１００
μｍ×１００μｍであるのに対し、第１の配線層３上に
形成するスルーホール５の大きさは、２μｍ×２μｍで
ある。。
つぎに、第１図（Ｃ１に示すように、アルゴンを用いた
スパッタリング法により、スルーホール５の底部つまり
第１の配線層３０表面に形成されている自然酸化膜を除
去した後、すぐさま第２の配線層６となる厚さ１μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、第２の配線層７のパターンを形成し、ボンディ
ングパッド９と第１の配線層３を接続する。
スパッタリング法により、スルーホール５の底部つまり
第１の配線層３０表面に形成されている自然酸化膜を除
去した後、すぐさま第２の配線層６となる厚さ１μｍの
アルミ合金膜をスパッタリング法により形成する。続い
て、フォトリングラフィ法およびドライエツチング法を
用いて、第２の配線層７のパターンを形成し、ボンディ
ングパッド９と第１の配線層３を接続する。
最後に、第１図（ｄｌに示すように、保護膜７となる厚
さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成し
た後、フォトリソグラフィ法およびドライエツチング法
を用いて、ボンディングパッド９の領域にボンディング
用ホール８を形成し、ボンディング部の形成工程を終了
する。
さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成し
た後、フォトリソグラフィ法およびドライエツチング法
を用いて、ボンディングパッド９の領域にボンディング
用ホール８を形成し、ボンディング部の形成工程を終了
する。
また、スルーホール５のドライエツチングでは、ボンデ
ィングパッド９とスルーホール５をエツチングする。こ
の時両者の面積の差によってエツチング量が異なるとい
う、いわゆるローディング効果が生じる。ローディング
効果を避けるために、第２図に本発明の第２の実施例で
ある半導体装置の断面図を示す。下層のボンディングパ
ッドと上層のボンディングパッドを接続するスルーホー
ル５を、２個以上のスルーホールに分割、たとえば、１
００μｍＸ１００μｍのスルーホールを１０μｍ−Ｘ
Ｉ Ｑμｍの２５個のスルーホールに分割し、２層配線
を有する半導体装置を形成するとローディング効果がな
く信頼性の高い半導体装置が安定した工程で形成できる
。
ィングパッド９とスルーホール５をエツチングする。こ
の時両者の面積の差によってエツチング量が異なるとい
う、いわゆるローディング効果が生じる。ローディング
効果を避けるために、第２図に本発明の第２の実施例で
ある半導体装置の断面図を示す。下層のボンディングパ
ッドと上層のボンディングパッドを接続するスルーホー
ル５を、２個以上のスルーホールに分割、たとえば、１
００μｍＸ１００μｍのスルーホールを１０μｍ−Ｘ
Ｉ Ｑμｍの２５個のスルーホールに分割し、２層配線
を有する半導体装置を形成するとローディング効果がな
く信頼性の高い半導体装置が安定した工程で形成できる
。
さらに、本発明は配線層が３層以上の場合でも同様な効
果が得られる。
果が得られる。
第３図は、３層の配線を有する半導体装置に本発明を用
いた時の第３の実施例である。第２の配線層６上に第３
の配線層１１を形成する工程は、第１図に示した第１の
配線層３上に第２の配線層６を形成する工程と同じであ
る。本実施例では、電気的な接触を有しながら第１の配
線層３．第２の配線層６および第３の配線層１１を積層
した３層の配線層でボンディングパッド部を形成し、ワ
イヤーボンディング時に発生する半導体装置への物理的
なダメージを軽減するとともに、装置内部の機能回路へ
の最終接続に第３の配線層１１を用い、放電により発生
したイオンによる半導体装置への電気的なダメージを軽
減したものである。
いた時の第３の実施例である。第２の配線層６上に第３
の配線層１１を形成する工程は、第１図に示した第１の
配線層３上に第２の配線層６を形成する工程と同じであ
る。本実施例では、電気的な接触を有しながら第１の配
線層３．第２の配線層６および第３の配線層１１を積層
した３層の配線層でボンディングパッド部を形成し、ワ
イヤーボンディング時に発生する半導体装置への物理的
なダメージを軽減するとともに、装置内部の機能回路へ
の最終接続に第３の配線層１１を用い、放電により発生
したイオンによる半導体装置への電気的なダメージを軽
減したものである。
第４図は、３層の配線を有する半導体装置に本発明を用
いた時の第４の実施例で、第２の配線層６上に第３の配
線層１１を形成する工程は、第１図に示した第１の配線
層３上に第２の配線層６を形成する工程と同じである。
いた時の第４の実施例で、第２の配線層６上に第３の配
線層１１を形成する工程は、第１図に示した第１の配線
層３上に第２の配線層６を形成する工程と同じである。
本実施例では、第２の配線層６と第３の配線層１１のみ
電気的な接触を有した２層の配線層でボンディングパッ
ド部を形成し、ワイヤーボンディング時に発生する半導
体装置への物理的なダメージを軽減するとともに、装置
内部の機能回路への最終接続に第３の配線層１１を用い
、放電により発生したイオンによる半導体装置への電気
的なダメージを軽減した場合の実施例である。
電気的な接触を有した２層の配線層でボンディングパッ
ド部を形成し、ワイヤーボンディング時に発生する半導
体装置への物理的なダメージを軽減するとともに、装置
内部の機能回路への最終接続に第３の配線層１１を用い
、放電により発生したイオンによる半導体装置への電気
的なダメージを軽減した場合の実施例である。
発明の効果
本発明によれば、半導体装置の製造工程中において、放
電により発生したイオンによる半導体装置への電気的な
ダメージを軽減するとともに、ワイヤーボンディング時
に発生する半導体装置への物理的なダメージを軽減し、
半導体装置の加工歩留まりの向上、および信頼性の向上
に寄与する。
電により発生したイオンによる半導体装置への電気的な
ダメージを軽減するとともに、ワイヤーボンディング時
に発生する半導体装置への物理的なダメージを軽減し、
半導体装置の加工歩留まりの向上、および信頼性の向上
に寄与する。
第１図は本発明の第１の実施例を説明する工程順断面図
、第２図は本発明の第２の実施例の素子断面図、第３図
、第４図は本発明の第３．第４の実施例を説明する素子
断面図、第５図は従来の技術を説明するための工程順断
面図である。 １・・・・・・シリコン基板、２，４・・・・・・絶縁
膜、３・・・・・・第１の配線層、５・・・・・・スル
ーホール、６・・・・・・第２の配線層、７・・・・・
・保護膜、８・・・・・・ボンディング用ホール、９・
・・・・・ボンディングパッド。 代理人の氏名 弁理士 粟野重孝 ほか１名第５図
、第２図は本発明の第２の実施例の素子断面図、第３図
、第４図は本発明の第３．第４の実施例を説明する素子
断面図、第５図は従来の技術を説明するための工程順断
面図である。 １・・・・・・シリコン基板、２，４・・・・・・絶縁
膜、３・・・・・・第１の配線層、５・・・・・・スル
ーホール、６・・・・・・第２の配線層、７・・・・・
・保護膜、８・・・・・・ボンディング用ホール、９・
・・・・・ボンディングパッド。 代理人の氏名 弁理士 粟野重孝 ほか１名第５図
Claims (3)
- （１）半導体基板に形成された第１の配線層と、前記第
１の配線層と離間して形成されたボンディングパッドと
、少なくとも前記第１の配線層と前記ボンディングパッ
ドの離間部を埋め込む絶縁膜と、少なくとも前記ボンデ
ィングパッドと前記第１の配線層を電気的に接続する第
２の配線層を有することを特徴とする半導体装置。 - （２）半導体基板に形成された第１の配線層と、前記第
１の配線層と離間して形成されたボンディングパッドと
、少なくとも前記第１の配線層と前記ボンディングパッ
ドの離間部を埋め込む第１の絶縁膜と、少なくとも前記
ボンディングパッドと前記第１の配線層を電気的に接続
する第２の配線層を備え、前記ボンディングパッド上の
所定領域に第２の絶縁膜が形成されていることを特徴と
する半導体装置。 - （３）半導体基板に形成された第１の配線層と、前記第
１の配線層と離間して形成された第１のボンディングパ
ッドと、少なくとも前記第１の配線層と前記第１のボン
ディングパッドの離間部を埋め込む絶縁膜と、少なくと
も前記第１のボンディングパッドと前記第１の配線層を
電気的に接続する第２の配線層を備え、前記第１のボン
ディングパッドと前記第２の配線層の間に前記絶縁膜が
形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167164A JPH0456238A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167164A JPH0456238A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456238A true JPH0456238A (ja) | 1992-02-24 |
Family
ID=15844604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167164A Pending JPH0456238A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183326A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | ボンディング用パッド及びその製造方法 |
-
1990
- 1990-06-25 JP JP2167164A patent/JPH0456238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183326A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | ボンディング用パッド及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518092B2 (en) | Semiconductor device and method for manufacturing | |
| US6100589A (en) | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal | |
| JP2916326B2 (ja) | 半導体装置のパッド構造 | |
| CN1124651C (zh) | 具有空气跨接线的集成电路及其制造方法 | |
| US6864578B2 (en) | Internally reinforced bond pads | |
| CN101449376B (zh) | 由钝化物和聚酰亚胺包围的接触及其方法 | |
| JP3459234B2 (ja) | 半導体装置およびその製造方法 | |
| JP4854143B2 (ja) | 半導体素子のボンディングパッド及びその製造方法 | |
| TW536780B (en) | Semiconductor device bonding pad resist to stress and method of fabricating the same | |
| KR100691051B1 (ko) | 반도체 디바이스 및 본드 패드 형성 프로세스 | |
| JP4095123B2 (ja) | ボンディングパット及び半導体装置の製造方法 | |
| TWI229370B (en) | Semiconductor device | |
| JP2002222811A (ja) | 半導体装置およびその製造方法 | |
| CN1275325C (zh) | 半导体器件及其制造方法 | |
| JPH0456238A (ja) | 半導体装置 | |
| JP2001326242A (ja) | 半導体装置およびその製造方法 | |
| JP2002026064A (ja) | 半導体素子のボンディングパッド構造体及びその製造方法 | |
| CN120432468A (zh) | 电容器结构 | |
| CN1211847C (zh) | 在有源的电路之上敷金属焊盘 | |
| JP2002324797A (ja) | 半導体装置及びその製造方法 | |
| CN101673717B (zh) | 半导体装置 | |
| JPH0462855A (ja) | 半導体装置およびその製造方法 | |
| US6982493B2 (en) | Wedgebond pads having a nonplanar surface structure | |
| JP3565872B2 (ja) | 薄膜多層配線基板 | |
| JPH0377326A (ja) | バンプ電極形半導体装置 |