JPH0462855A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0462855A JPH0462855A JP2167131A JP16713190A JPH0462855A JP H0462855 A JPH0462855 A JP H0462855A JP 2167131 A JP2167131 A JP 2167131A JP 16713190 A JP16713190 A JP 16713190A JP H0462855 A JPH0462855 A JP H0462855A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に多層配線を有する半導体装置
およびその製造方法に関するものである。
およびその製造方法に関するものである。
従来の技術
多層配線構造を有する半導体装置で使用されるボンティ
ングパッドの従来例を第３図（ａｌ〜（ｄ）の工程順断
面図により説明する。なお、本発明においては簡略化の
ために素子領域の形成工程の説明は省略し、ボンディン
グパッドを形成する領域の工程に絞って説明する。
ングパッドの従来例を第３図（ａｌ〜（ｄ）の工程順断
面図により説明する。なお、本発明においては簡略化の
ために素子領域の形成工程の説明は省略し、ボンディン
グパッドを形成する領域の工程に絞って説明する。
まず、第３図（ａ）に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後、上記絶縁膜２上に第１の配線層となる厚さ０．８μ
ｍのアルミニウム合金膜をスパッタリング法により形成
する。続いて、フォトリングラフィ法およびドライエツ
チング法を用いて、所定の位置に第１−配線層３のパタ
ーンを形成する。
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後、上記絶縁膜２上に第１の配線層となる厚さ０．８μ
ｍのアルミニウム合金膜をスパッタリング法により形成
する。続いて、フォトリングラフィ法およびドライエツ
チング法を用いて、所定の位置に第１−配線層３のパタ
ーンを形成する。
つぎに、第３図ｔｂ＋に示すように、第１配線層３と第
２配線層９を電気的に分離するために厚さ２５０ｎｍの
絶縁膜５をプラズマＣＶＤ法により形成する。つぎに、
下地の平坦化のためンラノールを主成分としたガラス塗
布膜６を塗布した後、４５０℃で６０分ヘークし、ガラ
ス化する。続いて、厚さ２５０ｎｍの絶縁膜７をプラズ
マＣＶＤ法により形成する。その後、フォトリソグラフ
ィ法およびドライエツチング法を用いて、所定の位置に
第１配線層３と第２配線層９とを接続するためのスルー
ホール８を形成する。ボンティングパッドと接続するス
ルーホール８の大きさは約１−００ ｌｉ ｍ Ｘ １
００ ｐ ｍである。
２配線層９を電気的に分離するために厚さ２５０ｎｍの
絶縁膜５をプラズマＣＶＤ法により形成する。つぎに、
下地の平坦化のためンラノールを主成分としたガラス塗
布膜６を塗布した後、４５０℃で６０分ヘークし、ガラ
ス化する。続いて、厚さ２５０ｎｍの絶縁膜７をプラズ
マＣＶＤ法により形成する。その後、フォトリソグラフ
ィ法およびドライエツチング法を用いて、所定の位置に
第１配線層３と第２配線層９とを接続するためのスルー
ホール８を形成する。ボンティングパッドと接続するス
ルーホール８の大きさは約１−００ ｌｉ ｍ Ｘ １
００ ｐ ｍである。
つぎに、第３図（Ｃ１に示すように、アルゴンを用いた
スパッタリング法により、スルーホール８の底部つまり
第１配線層３の表面に形成されている自然酸化膜を除去
した後、ずくさま第２配線層９となる厚さ１μｍのアル
ミニウム合金膜をスパッタリング法により形成する。続
いて、フォトリソグラフィ法およびドライエツチング法
を用いて、所定の位置に第２配線層９のパターンを形成
する。
スパッタリング法により、スルーホール８の底部つまり
第１配線層３の表面に形成されている自然酸化膜を除去
した後、ずくさま第２配線層９となる厚さ１μｍのアル
ミニウム合金膜をスパッタリング法により形成する。続
いて、フォトリソグラフィ法およびドライエツチング法
を用いて、所定の位置に第２配線層９のパターンを形成
する。
最後に、第３図（ｄ）に示すように、保護膜１０となる
厚さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成
した後、フォトリソグラフィ法およびドライエツチング
法を用いて、ボンディングパッド部にボンディング用ホ
ール１１を形成し、ホンディング部の形成工程を終了す
る。
厚さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成
した後、フォトリソグラフィ法およびドライエツチング
法を用いて、ボンディングパッド部にボンディング用ホ
ール１１を形成し、ホンディング部の形成工程を終了す
る。
発明が解決しようとする課題
しかしながら、上記従来の方法ではボンディングパッド
部を形成した場合、第１配線層３と第２配線層９とを接
続するためにスルーホールをドライエツチングを用いて
形成する際、プラズマ中に発生したイオンがスルーホー
ル部に露出した第１配線層３内に導入され第１配線層３
をチャージアップさせる。その時、第１配線層３がＭＯ
Ｓトランジスターのゲートに接続していた場合、ゲート
酸化膜を破壊する可能性が高い。ゲート酸化膜厚が薄い
程、破壊の危険性はより高くなる。また、そのチャージ
アップの度合はスルーホールの面積に依存する。また、
第２配線層形成時に第１配線層の表面の自然酸化膜を除
去するため、アルボンイオンを用いスパッタリングを行
って除去する方法を用いた場合も、同じように正電荷の
アルゴンイオンにより、スルーホール部に露出した第」
−配線層３にチャージアップが生じ、素子を破壊する可
能性が非常に高い。このチャージアップによる絶縁破壊
は、半導体素子の微細化、高集積化か進むと、さらに深
刻な問題となる。
部を形成した場合、第１配線層３と第２配線層９とを接
続するためにスルーホールをドライエツチングを用いて
形成する際、プラズマ中に発生したイオンがスルーホー
ル部に露出した第１配線層３内に導入され第１配線層３
をチャージアップさせる。その時、第１配線層３がＭＯ
Ｓトランジスターのゲートに接続していた場合、ゲート
酸化膜を破壊する可能性が高い。ゲート酸化膜厚が薄い
程、破壊の危険性はより高くなる。また、そのチャージ
アップの度合はスルーホールの面積に依存する。また、
第２配線層形成時に第１配線層の表面の自然酸化膜を除
去するため、アルボンイオンを用いスパッタリングを行
って除去する方法を用いた場合も、同じように正電荷の
アルゴンイオンにより、スルーホール部に露出した第」
−配線層３にチャージアップが生じ、素子を破壊する可
能性が非常に高い。このチャージアップによる絶縁破壊
は、半導体素子の微細化、高集積化か進むと、さらに深
刻な問題となる。
また、第１配線層３と第２配線層９間の平坦化にガラス
塗布膜を用いる時に生じる問題を第４図を参照しながら
説明する。
塗布膜を用いる時に生じる問題を第４図を参照しながら
説明する。
第４図ｔ８）に示すように、ボンディングパッドを形成
する領域のように下地の面積が広い領域はパターンが密
に形成された領域より、ガラス塗布膜を塗布した時の塗
布膜厚が厚くなる。このため局部的にガラス化が不十分
になる危険性が高い。そのため、第４図ｆｂｌに示すよ
うに、下地の面積が広いボンディングパッド部では、ス
ルーホール８を形成した時に、スルーホール８側面に露
出しているガラス塗布膜の膜厚が厚くなる。この厚いガ
ラス塗布膜から水分が発生し、スルーボール底部の第１
配線層３つまりアルミニウム合金膜の表面を酸化し、配
線層間の接触を不安定にし、さらにはボンディングパッ
ド部のアルミニウム合金膜を腐食させる危険性がある。
する領域のように下地の面積が広い領域はパターンが密
に形成された領域より、ガラス塗布膜を塗布した時の塗
布膜厚が厚くなる。このため局部的にガラス化が不十分
になる危険性が高い。そのため、第４図ｆｂｌに示すよ
うに、下地の面積が広いボンディングパッド部では、ス
ルーホール８を形成した時に、スルーホール８側面に露
出しているガラス塗布膜の膜厚が厚くなる。この厚いガ
ラス塗布膜から水分が発生し、スルーボール底部の第１
配線層３つまりアルミニウム合金膜の表面を酸化し、配
線層間の接触を不安定にし、さらにはボンディングパッ
ド部のアルミニウム合金膜を腐食させる危険性がある。
課題を解決するための手段
半導体基板と、前記半導体基板上に形成された複数個の
第１の導電性膜パターンで形成されたボンディングパッ
ドと、前記半導体基板上に形成された前記第１の導電性
膜パターンと離れて形成された第２の導電性膜パターン
と、少なくとも前記ボンディングパッドとコンタクトし
かつ前記第２の導電性膜パターンき接続された第３の導
電性膜パターンを備えており、また、半導体基板上に第
１の配線層を形成する工程と、前記第１の配線層の第１
の所定領域をエツチングする工程と、前記半導体基板上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
にガラス膜を形成する工程と、前記ガラス膜」二に第２
の絶縁膜を形成する工程と、前記第１の所定領域の少な
くとも一部の領域上の前記第１の絶縁膜と前記ガラス膜
と前記第２の絶縁膜をエツチングする工程を備え、さら
に半導体基板上に第１の配線層を形成する工程と、前記
第１の配線層の第１の所定領域をエツチングする工程と
、前記半導体基板上に絶縁膜を形成する工程と、前記第
１の所定領域の少なくとも一部の領域上の前記絶縁膜と
前記第１の配線層の第２の所定領域上の絶縁膜をエツチ
ングする工程と、少なくとも前記第１の所定領域と前記
第２の所定領域を接続する第２の配線層を形成する工程
を備えている。
第１の導電性膜パターンで形成されたボンディングパッ
ドと、前記半導体基板上に形成された前記第１の導電性
膜パターンと離れて形成された第２の導電性膜パターン
と、少なくとも前記ボンディングパッドとコンタクトし
かつ前記第２の導電性膜パターンき接続された第３の導
電性膜パターンを備えており、また、半導体基板上に第
１の配線層を形成する工程と、前記第１の配線層の第１
の所定領域をエツチングする工程と、前記半導体基板上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
にガラス膜を形成する工程と、前記ガラス膜」二に第２
の絶縁膜を形成する工程と、前記第１の所定領域の少な
くとも一部の領域上の前記第１の絶縁膜と前記ガラス膜
と前記第２の絶縁膜をエツチングする工程を備え、さら
に半導体基板上に第１の配線層を形成する工程と、前記
第１の配線層の第１の所定領域をエツチングする工程と
、前記半導体基板上に絶縁膜を形成する工程と、前記第
１の所定領域の少なくとも一部の領域上の前記絶縁膜と
前記第１の配線層の第２の所定領域上の絶縁膜をエツチ
ングする工程と、少なくとも前記第１の所定領域と前記
第２の所定領域を接続する第２の配線層を形成する工程
を備えている。
作用
本発明の半導体装置では、装置外部への電気信号の引き
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成した構造にするこ
とにより、ワイヤーボンディング時に発生する半導体装
置への物理的なダメージを軽減し、シリコン基板に亀裂
が生しるクレータリング等の不良の発生を抑制して、半
導体装置の加工歩留まりの向上、および信頼性の向上に
寄与する。また、ボンディングパッドを形成スる下層の
配線層を、小面積に分割し、スルーホルの側面に露出し
ているガラス塗布膜を薄くすることで、ガラス塗布膜か
ら発生ずる水分を抑制し、配線層間の接触の信頼性を高
くすることができる。さらに、同ボンディングパッドと
装置内部の機能回路の初段部との接続に最上層の配線層
を用い、しかもボンディングパッド部から離れた小面積
のスルーホールで接続することにより、放電により発生
したイオン等による半導体装置への電気的なダメージを
軽減することができる。
出し口であるボンディングパッドを、電気的に接触した
少なくとも２層からなる配線層で形成した構造にするこ
とにより、ワイヤーボンディング時に発生する半導体装
置への物理的なダメージを軽減し、シリコン基板に亀裂
が生しるクレータリング等の不良の発生を抑制して、半
導体装置の加工歩留まりの向上、および信頼性の向上に
寄与する。また、ボンディングパッドを形成スる下層の
配線層を、小面積に分割し、スルーホルの側面に露出し
ているガラス塗布膜を薄くすることで、ガラス塗布膜か
ら発生ずる水分を抑制し、配線層間の接触の信頼性を高
くすることができる。さらに、同ボンディングパッドと
装置内部の機能回路の初段部との接続に最上層の配線層
を用い、しかもボンディングパッド部から離れた小面積
のスルーホールで接続することにより、放電により発生
したイオン等による半導体装置への電気的なダメージを
軽減することができる。
実施例
本発明を２層配線を有する半導体装置のボンディングパ
ッド部に応用した場合の一実施例を第１図（ａ）〜（ｄ
ｉの工程順断面図により説明する。なお、ここでは素子
領域の形成工程についての説明を省略し、ボンディング
パッドを形成する領域の工程についてのみ説明する。
ッド部に応用した場合の一実施例を第１図（ａ）〜（ｄ
ｉの工程順断面図により説明する。なお、ここでは素子
領域の形成工程についての説明を省略し、ボンディング
パッドを形成する領域の工程についてのみ説明する。
まず、第１図（ａ）に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により り形成する。その後絶縁膜２上に第１の配線層３となる
厚さ０．８μｍのアルミニウム合金膜をスパッタリング
法により形成する。続いて、フォトリソグラフィ法およ
びドライエツチング法を用いて、所定の位置に第１配線
層３のパターンと複数個の第１配線層３のパターンが形
成されているボンディングパッド部４の領域を形成する
。本実施例ではボンディングパッド部４は、１０μｍの
幅の第１配線層３パターンに分割しである。
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により り形成する。その後絶縁膜２上に第１の配線層３となる
厚さ０．８μｍのアルミニウム合金膜をスパッタリング
法により形成する。続いて、フォトリソグラフィ法およ
びドライエツチング法を用いて、所定の位置に第１配線
層３のパターンと複数個の第１配線層３のパターンが形
成されているボンディングパッド部４の領域を形成する
。本実施例ではボンディングパッド部４は、１０μｍの
幅の第１配線層３パターンに分割しである。
つぎに、第１図（ｂｌに示すように、第１配線層３と第
２配線層９とを電気的に分離するために、厚さ２５０ｎ
ｍの絶縁膜５をプラズマＣＶＤ法により形成する。つぎ
に、下地の平坦化のためンラノールを主成分としたガラ
ス塗布膜６を塗布した後、４５０℃で６０分ヘークし、
ガラス化する。
２配線層９とを電気的に分離するために、厚さ２５０ｎ
ｍの絶縁膜５をプラズマＣＶＤ法により形成する。つぎ
に、下地の平坦化のためンラノールを主成分としたガラ
ス塗布膜６を塗布した後、４５０℃で６０分ヘークし、
ガラス化する。
続いて、厚さ２５０ｎｍの絶縁膜７をプラズマＣＶＤ法
により形成する。その後、フォトリソグラフィ法および
ドライエツチング法を用いて第１配線層３上であってボ
ンディングパッド部４から離れた位置と第１配線層３パ
ターン上でホンディングバッド部４領域内の位置に第１
配線層３と第２配線層９とを接続するためのスルーホー
ル８を形成する。ボンディングパッド部４上に形成する
スルーホール８のサイズは例えば８μｍ×８μｍである
。
により形成する。その後、フォトリソグラフィ法および
ドライエツチング法を用いて第１配線層３上であってボ
ンディングパッド部４から離れた位置と第１配線層３パ
ターン上でホンディングバッド部４領域内の位置に第１
配線層３と第２配線層９とを接続するためのスルーホー
ル８を形成する。ボンディングパッド部４上に形成する
スルーホール８のサイズは例えば８μｍ×８μｍである
。
また、半導体装置の機能回路への接続を行うために第１
配線層３上に形成されたスルーホール８ａのサイズは、
第１配線層３のチャージアップを抑えるために、例えば
２μｍ×２μｍである。
配線層３上に形成されたスルーホール８ａのサイズは、
第１配線層３のチャージアップを抑えるために、例えば
２μｍ×２μｍである。
つぎに、第１図（Ｃ１に示すように、アルゴンを用いた
スパッタリング法により、スルーホール８゜８ａの底部
つまり第１配線層３の表面に形成されている自然酸化膜
を除去した後、すぐさま第２配線層９となる厚さ１μｍ
のアルミニウム合金膜をスパッタリング法により形成す
る。続いて、フォトリングラフィ法およびドライエツチ
ング法を用いて、第２配線層９のパターンを形成し、第
１配線層３と接続する。
スパッタリング法により、スルーホール８゜８ａの底部
つまり第１配線層３の表面に形成されている自然酸化膜
を除去した後、すぐさま第２配線層９となる厚さ１μｍ
のアルミニウム合金膜をスパッタリング法により形成す
る。続いて、フォトリングラフィ法およびドライエツチ
ング法を用いて、第２配線層９のパターンを形成し、第
１配線層３と接続する。
最後に、第１図（ｄｌに示すように、保護膜１０となる
厚さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成
した後、フォトリソグラフィ法およびドライエツチング
法を用いて、ボンディングパッド部４にボンディング用
ホール１１を形成し、ホンディング部の形成工程を終了
する。
厚さ１μｍの窒化珪素膜をプラズマＣＶＤ法により形成
した後、フォトリソグラフィ法およびドライエツチング
法を用いて、ボンディングパッド部４にボンディング用
ホール１１を形成し、ホンディング部の形成工程を終了
する。
また、本発明は配線層が３層以上の場合でも同様な効果
か得られる。第２図に本発明を用いて３層の配線を有す
る半導体装置を形成した実施例を示す。第２配線層９」
二に第３配線層１５を形成する工程は、第１図の実施例
に示した第１配線層３上に第２配線層９を形成する工程
と同じである。
か得られる。第２図に本発明を用いて３層の配線を有す
る半導体装置を形成した実施例を示す。第２配線層９」
二に第３配線層１５を形成する工程は、第１図の実施例
に示した第１配線層３上に第２配線層９を形成する工程
と同じである。
本実施例では、第２配線層９と第３配線層１５のみ電気
的接触を有した２層の配線層でボンディングパッド部を
形成し、ワイヤーボンディング時に発生する半導体装置
へのダメージを軽減する。下層のボンディングパッド部
を小面積に分割し、ボンディングパッド部のスルーホー
ルの側面に？ａ出しているガラス塗布膜を薄くシ、ガラ
ス塗布膜から発生する水分を抑制し、配線層間の接触を
安定にする。さらに、同ボンディングパッドと装置内部
の機能回路の初段部との接続に最上層の配線層を用い、
しかもボンディングパッド部から離れた小面積のスルー
ホールで接続することにより、放電により発生したイオ
ン等による半導体装置への電気的なダメージを軽減する
。
的接触を有した２層の配線層でボンディングパッド部を
形成し、ワイヤーボンディング時に発生する半導体装置
へのダメージを軽減する。下層のボンディングパッド部
を小面積に分割し、ボンディングパッド部のスルーホー
ルの側面に？ａ出しているガラス塗布膜を薄くシ、ガラ
ス塗布膜から発生する水分を抑制し、配線層間の接触を
安定にする。さらに、同ボンディングパッドと装置内部
の機能回路の初段部との接続に最上層の配線層を用い、
しかもボンディングパッド部から離れた小面積のスルー
ホールで接続することにより、放電により発生したイオ
ン等による半導体装置への電気的なダメージを軽減する
。
発明の効果
本発明によれば、半導体装置の製造工程中において、放
電により発生したイオンによる半導体装置への電気的な
ダメージを軽減するとともに、ワイヤーボンディング時
に発生する半導体装置への物理的なダメージを軽減する
。さらに、小面積に分割した下層のボンディングパッド
部により、ボンディングパッド部のスルーホールの側面
に露出しているガラス塗布膜を薄＜シ、ガラス塗布膜か
ら発生する水分を抑制し、配線層間の接触不良および腐
食等を防ぎ、半導体装置の加工歩留まりの向上、および
信頼性の向上に寄与する。
電により発生したイオンによる半導体装置への電気的な
ダメージを軽減するとともに、ワイヤーボンディング時
に発生する半導体装置への物理的なダメージを軽減する
。さらに、小面積に分割した下層のボンディングパッド
部により、ボンディングパッド部のスルーホールの側面
に露出しているガラス塗布膜を薄＜シ、ガラス塗布膜か
ら発生する水分を抑制し、配線層間の接触不良および腐
食等を防ぎ、半導体装置の加工歩留まりの向上、および
信頼性の向上に寄与する。
第１図は本発明を用いた半導体装置の製造工程断面図、
第２図は３層の配線層を有する半導体装置の断面図、第
３図は従来の技術を説明するための工程断面図、第４図
はガラス塗布膜の状態を説明するための断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１配線層、４・・・・・・ボンディン
グパッド部、５・・・・・絶縁膜、６・・・・・・ガラ
ス塗布膜、７・・・・・・絶縁膜、８・・・・・・スル
ーホール、９・・・・・・第２配線層、１０・・・・・
保護膜、１１・・・・・・ボンティング用ボール、１２
・・・・絶縁膜、１３・・・・・・ガラス塗布膜、１４
・・・・・・絶縁膜、１５・・・・・・第３配線層。 代理人の氏名 弁理士 粟野重孝 ほか１名憾 塚 塚 埴
第２図は３層の配線層を有する半導体装置の断面図、第
３図は従来の技術を説明するための工程断面図、第４図
はガラス塗布膜の状態を説明するための断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１配線層、４・・・・・・ボンディン
グパッド部、５・・・・・絶縁膜、６・・・・・・ガラ
ス塗布膜、７・・・・・・絶縁膜、８・・・・・・スル
ーホール、９・・・・・・第２配線層、１０・・・・・
保護膜、１１・・・・・・ボンティング用ボール、１２
・・・・絶縁膜、１３・・・・・・ガラス塗布膜、１４
・・・・・・絶縁膜、１５・・・・・・第３配線層。 代理人の氏名 弁理士 粟野重孝 ほか１名憾 塚 塚 埴
Claims (8)
- （１）半導体基板と、前記半導体基板上に形成された複
数個の第１の導電性膜パターンで形成されたボンディン
グパッドと、前記半導体基板上に形成された前記第１の
導電性膜パターンと離れて形成された第２の導電性膜パ
ターンと、少なくとも前記ボンディングパッドとコンタ
クトしかつ前記第２の導電性膜パターンと接続された第
３の導電性膜パターンを備えたことを特徴とする半導体
装置。 - （２）半導体基板と、前記半導体基板上に形成された複
数個の第１の導電性膜パターンで形成されたボンディン
グパッドと、前記半導体基板上に形成された前記第１の
導電性膜パターンと離れて形成された第２の導電性膜パ
ターンと、前記第１の導電性膜パターン間で前記第１の
導電性膜パターン表面に接して形成された絶縁膜と、少
なくとも前記ボンディングパッドとコンタクトしかつ前
記第２の導電性膜パターンと接続された第３の導電性膜
パターンを備えたことを特徴とする半導体装置。 - （３）特許請求の範囲第１項に記載した絶縁膜が複合膜
で形成されていることを特徴とする半導体装置。 - （４）半導体基板上に第１の配線層を形成する工程と、
前記第１の配線層の第１の所定領域をエッチングする工
程と、前記半導体基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上にガラス膜を形成する工程と、
前記ガラス膜上に第２の絶縁膜を形成する工程と、前記
第１の所定領域の少なくとも一部の領域上の前記第１の
絶縁膜と前記ガラス膜と前記第２の絶縁膜をエッチング
する工程を備えたことを特徴とする半導体装置の製造方
法。 - （５）半導体基板上に第１の配線層を形成する工程と、
前記第１の配線層の第１の所定領域をエッチングする工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記第１の所定領域の少なくとも一部の領域上の前記絶縁
膜と前記第１の配線層の第２の所定領域上の絶縁膜をエ
ッチングする工程と、少なくとも前記第１の所定領域と
前記第２の所定領域を接続する第２の配線層を形成する
工程を備えたことを特徴とする半導体装置の製造方法。 - （６）特許請求の範囲第５項に記載した絶縁膜が少なく
とも絶縁膜とガラス塗布膜からなる複合膜であることを
特徴とする半導体装置の製造方法。 - （７）特許請求の範囲第５項に記載した第２の所定領域
の幅が約２μｍ以下であることを特徴とする半導体装置
の製造方法。 - （８）特許請求の範囲第５項に記載の工程が複数回繰り
返されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167131A JPH0462855A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167131A JPH0462855A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462855A true JPH0462855A (ja) | 1992-02-27 |
Family
ID=15844008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167131A Pending JPH0462855A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773899A (en) * | 1993-09-30 | 1998-06-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Bonding pad for a semiconductor chip |
| US6538326B2 (en) | 2000-10-16 | 2003-03-25 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-06-25 JP JP2167131A patent/JPH0462855A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773899A (en) * | 1993-09-30 | 1998-06-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Bonding pad for a semiconductor chip |
| US5869357A (en) * | 1993-09-30 | 1999-02-09 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Metallization and wire bonding process for manufacturing power semiconductor devices |
| US6538326B2 (en) | 2000-10-16 | 2003-03-25 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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