JPH0456323A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPH0456323A JPH0456323A JP16575690A JP16575690A JPH0456323A JP H0456323 A JPH0456323 A JP H0456323A JP 16575690 A JP16575690 A JP 16575690A JP 16575690 A JP16575690 A JP 16575690A JP H0456323 A JPH0456323 A JP H0456323A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910000077 silane Inorganic materials 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 8
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000002161 passivation Methods 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子の層間絶縁膜の平坦化に際し、
プラズマ酸化膜を堆積後書圧ＴＥＯＳ（テトラエチルオ
ルソシラン）−〇、酸化膜で行うようにした半導体素子
製造方法に関するものである。
プラズマ酸化膜を堆積後書圧ＴＥＯＳ（テトラエチルオ
ルソシラン）−〇、酸化膜で行うようにした半導体素子
製造方法に関するものである。
（従来の技術）
月刊・セミコンダクター ワールド、 ５ｅｌＩｌｔｃ
ｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８９．１０に記さ
れている層間絶縁膜の平坦化を行う従来の半導体素子製
造方法について、第２図にて順次説明する。
ｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８９．１０に記さ
れている層間絶縁膜の平坦化を行う従来の半導体素子製
造方法について、第２図にて順次説明する。
第２図（ａ）に示すように、シリコン基板２１上にシリ
コン酸化膜２２を形成した後、１層目のＮ配線２３を形
成する。
コン酸化膜２２を形成した後、１層目のＮ配線２３を形
成する。
次に、第２図（ｂ）に示すように、全面にプラズマＴＥ
ＯＳ−ＣＶＤでＭ上にシリコン酸化膜２４を堆積する。
ＯＳ−ＣＶＤでＭ上にシリコン酸化膜２４を堆積する。
次に、第２図（Ｃ）に示すように、減圧ＴＥＯＳｏ３−
ＣＶＤ酸化膜２５でスペース幅の狭い部分の埋め込みを
行う。
ＣＶＤ酸化膜２５でスペース幅の狭い部分の埋め込みを
行う。
次に、第２図（ｄ）に示すように、再びプラズマＴＥＯ
Ｓ−ＣＶＤで酸化膜２６を堆積する。
Ｓ−ＣＶＤで酸化膜２６を堆積する。
次に、第２図（ｅ）に示すように、ＲＩＨによるエッチ
バックで絶縁膜２６の膜厚を調整する。
バックで絶縁膜２６の膜厚を調整する。
次に、第２図げ）に示すように、スルホールおよび２層
目のＮ配線２７を形成した後、パッシベーション膜であ
るプラズマ−３ｉＮ２Ｂを堆積する。
目のＮ配線２７を形成した後、パッシベーション膜であ
るプラズマ−３ｉＮ２Ｂを堆積する。
（発明が解決しようとする課題）
しかしながら、以上で述べた半導体素子製造方法では、
平坦化のために、ＲＩＢによるエッチバックが必要とな
るため、工程が増えるばかりか、工・ンチバックによる
エツチング膜厚の制御の困難さおよび均一性の悪化とい
う問題点がある。
平坦化のために、ＲＩＢによるエッチバックが必要とな
るため、工程が増えるばかりか、工・ンチバックによる
エツチング膜厚の制御の困難さおよび均一性の悪化とい
う問題点がある。
さらに、減圧ＴＥＯＳ−０，酸化膜の絶縁特性は悪く、
またクラックが入いり易いため、膜厚を５０００Å以上
堆積するのは困難である。
またクラックが入いり易いため、膜厚を５０００Å以上
堆積するのは困難である。
加えて、平坦化においても、段差スペース幅によって、
満足できない部分がでてきてしまう。
満足できない部分がでてきてしまう。
この発明は前記従来技術が持っている問題点のうち、層
間絶縁膜の平坦化におけるエッチバックの制御が困難で
あるという問題点と、絶縁特性が悪いという問題と、１
ｌｌｙＬを厚くするのが困難であるという問題点につい
て解決した半導体素子製造方法を提供するものである。
間絶縁膜の平坦化におけるエッチバックの制御が困難で
あるという問題点と、絶縁特性が悪いという問題と、１
ｌｌｙＬを厚くするのが困難であるという問題点につい
て解決した半導体素子製造方法を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子製
造方法において、１層目の配線形成後に、プラズマＴＥ
Ｏ５酸化膜などのプラズマ酸化膜を堆積して常圧ＴＥＯ
Ｓ−０３酸化膜によって平坦化を行う工程を導入したも
のである。
造方法において、１層目の配線形成後に、プラズマＴＥ
Ｏ５酸化膜などのプラズマ酸化膜を堆積して常圧ＴＥＯ
Ｓ−０３酸化膜によって平坦化を行う工程を導入したも
のである。
（作 用）
この発明によれば、半導体素子製造方法において、以上
のような工程を導入したので、絶縁性のすぐれたプラズ
マ酸化膜と、平坦化にすくれ、比較的密で絶縁性のよい
常圧ＴＥＯＳ−Ｏ３酸化膜とを組み合わせて層間絶縁膜
を形成することになるから、上層のプラズマ酸化膜の形
成とエッチバックの工程を省略するとともに平坦度の向
上することになり、したがって、前記問題点を除去でき
る。
のような工程を導入したので、絶縁性のすぐれたプラズ
マ酸化膜と、平坦化にすくれ、比較的密で絶縁性のよい
常圧ＴＥＯＳ−Ｏ３酸化膜とを組み合わせて層間絶縁膜
を形成することになるから、上層のプラズマ酸化膜の形
成とエッチバックの工程を省略するとともに平坦度の向
上することになり、したがって、前記問題点を除去でき
る。
（実施例）
以下、この発明の半導体素子製造方法の実施例について
図面に基づき説明する。第１図（ａ）ないし第１図（ｅ
）はその一実施例の工程断面図であり、この第１図の実
施例では、多層配線の材料は問わないが、Ｍ配線を例に
とって説明する。
図面に基づき説明する。第１図（ａ）ないし第１図（ｅ
）はその一実施例の工程断面図であり、この第１図の実
施例では、多層配線の材料は問わないが、Ｍ配線を例に
とって説明する。
まず、第１図（ａ）に示すように、半導体基板としての
シリコン基板上に絶縁酸化膜１２を形成し、この絶縁膜
１２上に１層目のＭ配線１３を形成する。
シリコン基板上に絶縁酸化膜１２を形成し、この絶縁膜
１２上に１層目のＭ配線１３を形成する。
次に、第１図ら）に示すように、膜が緻密で絶縁特性の
良いプラズマＴＥＯＳ酸化膜を層間絶縁膜の下層膜とし
て堆積する。
良いプラズマＴＥＯＳ酸化膜を層間絶縁膜の下層膜とし
て堆積する。
次に、第１図（Ｃ）に示すように、常圧ＣＶＤ法を用い
、有機シランとしてのＴＥＯＳとＯ８を反応させてＴＥ
ＯＳ−Ｏ３酸化膜を約４００°ＣでＯｌとＴＥＯＳの流
量比を１０以上にして形成して平坦化する。
、有機シランとしてのＴＥＯＳとＯ８を反応させてＴＥ
ＯＳ−Ｏ３酸化膜を約４００°ＣでＯｌとＴＥＯＳの流
量比を１０以上にして形成して平坦化する。
常圧ＴＥＯＳ−０３酸化膜は減圧ＴＥＯＳ−○、酸化膜
よりも緻密な膜が形成でき、絶縁性も良く、クラックも
２ｎまで堆積しても発生しない。
よりも緻密な膜が形成でき、絶縁性も良く、クラックも
２ｎまで堆積しても発生しない。
したがって、十分に平坦化できるまで膜を堆積できる。
次に、第１図（ｄ）に示すように、スルーホールを形成
した後に、２層目のＭ配線１６を行なう。
した後に、２層目のＭ配線１６を行なう。
最後に、第１図（ｅ）に示すように、プラズマＳｉＮＭ
１７をバッシベーシゴン膜として堆積する。
１７をバッシベーシゴン膜として堆積する。
（発明の効果）
以上のように、この発明の半導体素子製造方法によれば
、絶縁性の優れたプラズマ酸化膜と平坦化に優れ、かつ
比較的密で絶縁性の良い常圧ＴＥＯＳ−０３酸化膜とを
組み合せて層間絶縁層を形成するようにしたので、減圧
ＴＥＯＳ−０３酸化膜を用いた場合に行う上層のプラズ
マ酸化膜形成およびエッチバックの工程が不必要となり
、工程の簡略化および平坦度の向上が可能である。
、絶縁性の優れたプラズマ酸化膜と平坦化に優れ、かつ
比較的密で絶縁性の良い常圧ＴＥＯＳ−０３酸化膜とを
組み合せて層間絶縁層を形成するようにしたので、減圧
ＴＥＯＳ−０３酸化膜を用いた場合に行う上層のプラズ
マ酸化膜形成およびエッチバックの工程が不必要となり
、工程の簡略化および平坦度の向上が可能である。
第１図（ａ）ないし第１図（ｅ）はこの発明の半導体素
子製造方法の一実施例の工程断面図、第２ＩＮ（ａ）な
いし第２図（ｆ）は従来の半導体素子製造方法の工程断
面図である。 １１・・・シリコン基板、１２・・・絶縁酸化膜、１３
・・・１層目のＭ配線、１４・・・プラズマＴＥＯＳ酸
化膜、１５・・・ＴＥＯＳ−ｏ、酸化膜、１６・・・２
層目のＭ配線、１７・・・プラズマＳｉＮ膜。 １６ ：２層目のＡｔ配線 １４：プラズマＴＥＯ５酸化膜 １７：プラズマＳｉＮ膜 本発明の工程断面図 第 図 ２６：ｅ化膜 ２３；１層目のＡノ配線 （ａ） ２４ ：シリコン酸化膜 プラズマＳｉＮＭ 従来の工程断面図
子製造方法の一実施例の工程断面図、第２ＩＮ（ａ）な
いし第２図（ｆ）は従来の半導体素子製造方法の工程断
面図である。 １１・・・シリコン基板、１２・・・絶縁酸化膜、１３
・・・１層目のＭ配線、１４・・・プラズマＴＥＯＳ酸
化膜、１５・・・ＴＥＯＳ−ｏ、酸化膜、１６・・・２
層目のＭ配線、１７・・・プラズマＳｉＮ膜。 １６ ：２層目のＡｔ配線 １４：プラズマＴＥＯ５酸化膜 １７：プラズマＳｉＮ膜 本発明の工程断面図 第 図 ２６：ｅ化膜 ２３；１層目のＡノ配線 （ａ） ２４ ：シリコン酸化膜 プラズマＳｉＮＭ 従来の工程断面図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に形成した絶縁酸化膜を介して１層
目の配線を行った後に、プラズマＴＥＯＳ酸化膜を層間
絶縁膜の下層膜として堆積する工程と、 （ｂ）常圧ＣＶＤ法により、有機シランとＯ＿３とを反
応させてＴＥＯＳ−Ｏ＿３酸化膜を堆積させ、上記層間
絶縁膜を平坦化する工程と、 よりなる半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575690A JPH0456323A (ja) | 1990-06-26 | 1990-06-26 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575690A JPH0456323A (ja) | 1990-06-26 | 1990-06-26 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456323A true JPH0456323A (ja) | 1992-02-24 |
Family
ID=15818462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16575690A Pending JPH0456323A (ja) | 1990-06-26 | 1990-06-26 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456323A (ja) |
-
1990
- 1990-06-26 JP JP16575690A patent/JPH0456323A/ja active Pending
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