JPH0776914B2 - 乗算回路 - Google Patents
乗算回路Info
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- JPH0776914B2 JPH0776914B2 JP63261914A JP26191488A JPH0776914B2 JP H0776914 B2 JPH0776914 B2 JP H0776914B2 JP 63261914 A JP63261914 A JP 63261914A JP 26191488 A JP26191488 A JP 26191488A JP H0776914 B2 JPH0776914 B2 JP H0776914B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- adder
- intermediate sum
- adder circuit
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
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- G06F2207/3884—Pipelining
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関し、更に詳述すれば、演算処理を
パイプライン化した乗算回路に関する。
パイプライン化した乗算回路に関する。
第２図は特開昭58-31449号に開示されている乗算器の構
成を８ビット×８ビットの二次のブース乗算器に適用し
た場合の構成を示すブロック図である。
成を８ビット×８ビットの二次のブース乗算器に適用し
た場合の構成を示すブロック図である。
第２図において、１は部分積の中間和を計算する第１加
算回路であり、３はこの第１加算回路１の出力を記憶す
るための第１記憶回路である。
算回路であり、３はこの第１加算回路１の出力を記憶す
るための第１記憶回路である。
また２は第２加算回路であり、第１記憶回路３に記憶さ
れている第１加算回路１の出力、即ち中間和出力を入力
として積出力を計算する。この第２加算回路２の積出
力、即ち乗算結果は第２記憶回路４に記憶される。
れている第１加算回路１の出力、即ち中間和出力を入力
として積出力を計算する。この第２加算回路２の積出
力、即ち乗算結果は第２記憶回路４に記憶される。
第１加算回路１及び第２加算回路２は複数の加算器にて
構成されているが、図中HAはハーフアダー,FAはフルア
ダーである。
構成されているが、図中HAはハーフアダー,FAはフルア
ダーである。
このような従来の乗算回路の動作は以下の如くである。
第２図において、ブースのアルゴリズムに従って求めら
れた四つの部分積Pi8Pi7…Pi0（但しｉ＝0,1,2,3）を第
１加算回路１により足し合わせ、部分積の中間和Sj,Cj
出力（ｊ＝０〜14）を得る。このようにして求められた
中間和出力を第１記憶回路３に一時的に記憶した後、第
２加算回路２を構成するハーフアダー及びフルアダー間
で逐次上位桁へ桁上げ信号を伝播させつつ中間和信号S
j,Cjを足し合わせて積出力Zk（ｋ＝０〜15）を求め、第
２記憶回路４に記憶する。この積出力Zkが乗算結果であ
る。
れた四つの部分積Pi8Pi7…Pi0（但しｉ＝0,1,2,3）を第
１加算回路１により足し合わせ、部分積の中間和Sj,Cj
出力（ｊ＝０〜14）を得る。このようにして求められた
中間和出力を第１記憶回路３に一時的に記憶した後、第
２加算回路２を構成するハーフアダー及びフルアダー間
で逐次上位桁へ桁上げ信号を伝播させつつ中間和信号S
j,Cjを足し合わせて積出力Zk（ｋ＝０〜15）を求め、第
２記憶回路４に記憶する。この積出力Zkが乗算結果であ
る。
従ってこのような構成においては、第１加算回路１にて
求められた部分積出力を第１記憶回路３に一旦記憶して
おき、これの積出力を第２加算回路２により演算してい
る間に、第１加算回路１に次の演算を実行させることが
可能である。即ち、乗算を第１加算回路１と第２加算回
路２との２段でパイプライン処理して演算効率を向上さ
せんとするものである。
求められた部分積出力を第１記憶回路３に一旦記憶して
おき、これの積出力を第２加算回路２により演算してい
る間に、第１加算回路１に次の演算を実行させることが
可能である。即ち、乗算を第１加算回路１と第２加算回
路２との２段でパイプライン処理して演算効率を向上さ
せんとするものである。
部分積の生成演算及び第１加算回路１による演算を以
下、前段の演算と称し、第２加算回路２による演算を以
下、後段の演算と称する。
下、前段の演算と称し、第２加算回路２による演算を以
下、後段の演算と称する。
前段の演算の出力信号Sj,Cjに至る信号伝播経路の内
で、最長はS6〜S10及びC7〜C11であり、経路上に３個の
加算器（HA,FA）が介在する。その他の出力信号に至る
経路はこれらよりは短く、このためその差、具体的には
信号の経路上に存在する加算器（HA,FA）による遅延時
間差が生じる。
で、最長はS6〜S10及びC7〜C11であり、経路上に３個の
加算器（HA,FA）が介在する。その他の出力信号に至る
経路はこれらよりは短く、このためその差、具体的には
信号の経路上に存在する加算器（HA,FA）による遅延時
間差が生じる。
一方、後段の演算の出力信号Zkは、下位側から上位側へ
順に桁上げしつつ求められるので、ｋが大きい程その値
が決定するのに時間が必要である。従って、後段の演算
に要する時間は第２加算回路２を構成するハーフアダー
及びフルアダーの数が多い程、換言すれば乗算数の桁数
が大きい程長くなる。
順に桁上げしつつ求められるので、ｋが大きい程その値
が決定するのに時間が必要である。従って、後段の演算
に要する時間は第２加算回路２を構成するハーフアダー
及びフルアダーの数が多い程、換言すれば乗算数の桁数
が大きい程長くなる。
このように、ブースのアルゴリズムを利用した乗算回路
においては、前段の演算に要する時間より後段の演算に
要する時間の方が長いため、前段と後段の演算それぞれ
を１段とする２段のパイプラインにて行う場合には、そ
の周期が後段の演算に必要な時間に規制されることにな
る。
においては、前段の演算に要する時間より後段の演算に
要する時間の方が長いため、前段と後段の演算それぞれ
を１段とする２段のパイプラインにて行う場合には、そ
の周期が後段の演算に必要な時間に規制されることにな
る。
従来の乗算回路は上述の如く構成されているので、演算
の並列性が低く、このため全体としての処理時間を短縮
する余地が残されており、また後段の演算において、乗
算される数がｎビット×ｎビットであれば最大で2n−１
回の桁上げ信号伝播が生じて前段における演算より長時
間を要するため、２段のパイプライン処理を行った場合
にはパイプライン処理のサイクルが後段の演算時間に規
制され、全体としての処理効率が低下するという問題が
生じる。
の並列性が低く、このため全体としての処理時間を短縮
する余地が残されており、また後段の演算において、乗
算される数がｎビット×ｎビットであれば最大で2n−１
回の桁上げ信号伝播が生じて前段における演算より長時
間を要するため、２段のパイプライン処理を行った場合
にはパイプライン処理のサイクルが後段の演算時間に規
制され、全体としての処理効率が低下するという問題が
生じる。
本発明はこのような事情に鑑みてなされたものであり、
演算の並列性を向上し、またパイプライン処理を行う場
合の前段と後段との処理に要する時間の差を小さくして
パイプライン処理のサイクルを短縮し得る乗算回路の提
供を目的とする。
演算の並列性を向上し、またパイプライン処理を行う場
合の前段と後段との処理に要する時間の差を小さくして
パイプライン処理のサイクルを短縮し得る乗算回路の提
供を目的とする。
本発明の乗算回路は、部分積の中間和は下位桁から上位
桁へ順次求められることに着目し、中間和を下位桁群と
上位桁群とに分割し、先に求まっている中間和の下位桁
群のみの積を求める演算と、中間和の上位桁群を求める
処理とを並列して実行し、その後上位の積を求めるよう
に回路構成している。
桁へ順次求められることに着目し、中間和を下位桁群と
上位桁群とに分割し、先に求まっている中間和の下位桁
群のみの積を求める演算と、中間和の上位桁群を求める
処理とを並列して実行し、その後上位の積を求めるよう
に回路構成している。
本発明の乗算回路では、中間和の上位桁群を求める演算
と、既に求められている中間和の下位桁群を対象とした
積を求める演算とが並列処理され、その後、上位の積が
求められるので、前段と後段との処理時間がより均一化
される。
と、既に求められている中間和の下位桁群を対象とした
積を求める演算とが並列処理され、その後、上位の積が
求められるので、前段と後段との処理時間がより均一化
される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る乗算回路の構成を示すブロック図
であり、前述の従来例同様、８ビット×８ビットの二次
のブース乗算回路として構成した例を示している。
であり、前述の従来例同様、８ビット×８ビットの二次
のブース乗算回路として構成した例を示している。
第１図において、１は部分積の中間和を計算する第１加
算回路である。この第１加算回路１により求められた部
分積の中間和出力の内の下位６桁は後述する下位桁群用
第２加算回路2aへ直接与えられ、他の上位桁は第１記憶
回路３に与えられる。
算回路である。この第１加算回路１により求められた部
分積の中間和出力の内の下位６桁は後述する下位桁群用
第２加算回路2aへ直接与えられ、他の上位桁は第１記憶
回路３に与えられる。
第１記憶回路３は第１加算回路１の出力、即ち中間和出
力の内の下位６桁以外の上位桁の出力を記憶する。
力の内の下位６桁以外の上位桁の出力を記憶する。
また2aは積出力の内の下位６桁を計算するための下位桁
群用第２加算回路であり、第１加算回路１により求めら
れた中間和出力の内の下位６桁を入力として積出力を計
算する。この下位桁群用第２加算回路2aの積出力及びそ
の最上位の桁上げ出力ZCは第１記憶回路３に記憶され
る。
群用第２加算回路であり、第１加算回路１により求めら
れた中間和出力の内の下位６桁を入力として積出力を計
算する。この下位桁群用第２加算回路2aの積出力及びそ
の最上位の桁上げ出力ZCは第１記憶回路３に記憶され
る。
2bは積出力の内の上位桁を計算するための上位桁群用第
３加算回路であり、第１加算回路１により求められ第１
記憶回路３に記憶されている中間和出力の上位桁を入力
として積出力を計算する。この上位桁群用第３加算回路
2bの出力は、下位桁群用第２加算回路2aの出力と同様に
第２記憶回路４に記憶される。
３加算回路であり、第１加算回路１により求められ第１
記憶回路３に記憶されている中間和出力の上位桁を入力
として積出力を計算する。この上位桁群用第３加算回路
2bの出力は、下位桁群用第２加算回路2aの出力と同様に
第２記憶回路４に記憶される。
第１加算回路1,第２加算回路2a及び第３加算回路2bは複
数の加算器にて構成されているが、図中HAはハーフアダ
ー,FAはフルアダーである。
数の加算器にて構成されているが、図中HAはハーフアダ
ー,FAはフルアダーである。
このような本発明の乗算回路の動作は以下の如くであ
る。
る。
第１図において、ブースのアルゴリズムに従って求めら
れた四つの部分積Pi8Pi7…Pi0（但しｉ＝0,1,2,3）を第
１加算回路１により足し合わせ、部分積の中間和出力S
j,Cj（ｊ＝０〜14）を得る。
れた四つの部分積Pi8Pi7…Pi0（但しｉ＝0,1,2,3）を第
１加算回路１により足し合わせ、部分積の中間和出力S
j,Cj（ｊ＝０〜14）を得る。
このようにして求められた中間和出力の内、下位６桁の
中間和信号S0〜S5，桁上げ信号C3〜C5は下位桁群用第２
加算回路2aに与えられ、他の上位桁の中間和S6〜S14，C
7〜C13は第１記憶回路３に与えられて一旦記憶される。
この際、中間和出力の下位６桁は他の上位桁よりも早く
求まるので、上位桁が計算されてその結果が第１記憶回
路３に記憶されるまでには、下位６桁の積出力Z0〜Z5及
び桁上げ出力ZCも計算されて第１記憶回路３に記憶され
る。
中間和信号S0〜S5，桁上げ信号C3〜C5は下位桁群用第２
加算回路2aに与えられ、他の上位桁の中間和S6〜S14，C
7〜C13は第１記憶回路３に与えられて一旦記憶される。
この際、中間和出力の下位６桁は他の上位桁よりも早く
求まるので、上位桁が計算されてその結果が第１記憶回
路３に記憶されるまでには、下位６桁の積出力Z0〜Z5及
び桁上げ出力ZCも計算されて第１記憶回路３に記憶され
る。
なお、以上の第１加算回路１での部分積の生成及び下位
桁群用第２加算回路2aでの演算を本発明回路では前段の
演算と称する。この本発明回路の前段の演算に要する時
間は、第１加算回路１による演算の所要時間と下位桁群
用第２加算回路2aによる演算の所要時間の和より当然短
い。
桁群用第２加算回路2aでの演算を本発明回路では前段の
演算と称する。この本発明回路の前段の演算に要する時
間は、第１加算回路１による演算の所要時間と下位桁群
用第２加算回路2aによる演算の所要時間の和より当然短
い。
次に、第１記憶回路３に記憶されている上位桁の中間和
出力S6〜S14，C7〜C13及び下位桁群用第２加算回路2aの
最上位の桁上げ出力ZCが上位桁群用第３加算回路2bに与
えられて積出力の上位10桁Z6〜Z15が求められる。そし
て、この上位10桁の積出力と、第１記憶回路３に記憶さ
れていた下位桁群用第２加算回路2aの積出力Z0〜Z5とは
第２記憶回路４に記憶される。
出力S6〜S14，C7〜C13及び下位桁群用第２加算回路2aの
最上位の桁上げ出力ZCが上位桁群用第３加算回路2bに与
えられて積出力の上位10桁Z6〜Z15が求められる。そし
て、この上位10桁の積出力と、第１記憶回路３に記憶さ
れていた下位桁群用第２加算回路2aの積出力Z0〜Z5とは
第２記憶回路４に記憶される。
なお、以上の上位桁群用第３加算回路2bによる演算を本
発明回路では後段の演算と称する。
発明回路では後段の演算と称する。
この本発明の後段の演算においては、８ビット×８ビッ
トの積出力の16桁の内の上位10桁分のみの演算が行われ
るので、従来の乗算回路に比して後段の演算に要する時
間が短縮される。換言すれば、前段の演算に要する処理
時間と後段の演算に要する処理時間との差がより小さく
なるので、全体としての処理時間が短縮され、またパイ
プライン処理を行う場合にはそのサイクルを短くするこ
とが可能になる。
トの積出力の16桁の内の上位10桁分のみの演算が行われ
るので、従来の乗算回路に比して後段の演算に要する時
間が短縮される。換言すれば、前段の演算に要する処理
時間と後段の演算に要する処理時間との差がより小さく
なるので、全体としての処理時間が短縮され、またパイ
プライン処理を行う場合にはそのサイクルを短くするこ
とが可能になる。
なお、上記実施例ではブースのアルゴリズムを利用し、
部分積の中間和を求める加算はキャリーセーブ方を用い
ているが、他の手法を利用することも勿論可能である。
また上記実施例では８ビット×８ビットの乗算回路に本
発明を適用しているが、これに限るものではなく、更に
中間和出力の分割の位置も限定されるものではない。
部分積の中間和を求める加算はキャリーセーブ方を用い
ているが、他の手法を利用することも勿論可能である。
また上記実施例では８ビット×８ビットの乗算回路に本
発明を適用しているが、これに限るものではなく、更に
中間和出力の分割の位置も限定されるものではない。
以上に詳述した如く本発明の乗算回路によれば、積出力
を求める最終加算の演算の内、下位桁については部分積
の中間和の上位桁を求める際に並列的に実行するので、
高速処理可能な乗算回路が実現出来る。また、パイプラ
イン処理を実施する場合にもそのサイクルを短縮するこ
とが可能になる。
を求める最終加算の演算の内、下位桁については部分積
の中間和の上位桁を求める際に並列的に実行するので、
高速処理可能な乗算回路が実現出来る。また、パイプラ
イン処理を実施する場合にもそのサイクルを短縮するこ
とが可能になる。
第１図は本発明の乗算回路の構成を示すブロック図、第
２図は従来の乗算回路の構成を示すブロック図である。 FA……フルアダー、HA……ハーフアダー １……第１加算回路、2a……下位桁群用第２加算回路、
2b……上位桁群用第３加算回路、３……第１記憶回路 なお、各図中同一符号は同一又は相当部分を示す。
２図は従来の乗算回路の構成を示すブロック図である。 FA……フルアダー、HA……ハーフアダー １……第１加算回路、2a……下位桁群用第２加算回路、
2b……上位桁群用第３加算回路、３……第１記憶回路 なお、各図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】部分積を加算して中間和を求める第１加算
回路と、前記中間和の下位桁の加算をして下位積出力を
求める第２加算回路と、該第２加算回路の積出力及び最
上位の桁上げ信号並びに前記中間和の上位桁を記憶する
記憶回路と、該記憶回路が記憶している前記桁上げ信号
及び中間和の上位桁から上記積出力を求める第３加算回
路とを具備することを特徴とする乗算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261914A JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
| DE3909713A DE3909713A1 (de) | 1988-10-18 | 1989-03-23 | Multiplizierschaltung |
| KR1019890014228A KR920006990B1 (ko) | 1988-10-18 | 1989-10-04 | 승산회로 |
| US07/617,440 US5142490A (en) | 1988-10-18 | 1990-11-19 | Multiplication circuit with storing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261914A JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109125A JPH02109125A (ja) | 1990-04-20 |
| JPH0776914B2 true JPH0776914B2 (ja) | 1995-08-16 |
Family
ID=17368490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261914A Expired - Lifetime JPH0776914B2 (ja) | 1988-10-18 | 1988-10-18 | 乗算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5142490A (ja) |
| JP (1) | JPH0776914B2 (ja) |
| KR (1) | KR920006990B1 (ja) |
| DE (1) | DE3909713A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343417A (en) * | 1992-11-20 | 1994-08-30 | Unisys Corporation | Fast multiplier |
| WO1994012928A1 (en) * | 1992-11-20 | 1994-06-09 | Unisys Corporation | Enhanced fast multiplier |
| JP3276444B2 (ja) * | 1993-03-22 | 2002-04-22 | 三菱電機株式会社 | 除算回路 |
| DE4432432A1 (de) * | 1994-09-12 | 1996-03-14 | Siemens Ag | Multiplizierer in Carry-Save-Technik |
| DE4432425A1 (de) * | 1994-03-21 | 1995-09-28 | Siemens Ag | Multiplizierer in Carry-Ripple-Technik |
| US5601270A (en) * | 1995-10-12 | 1997-02-11 | Chen; Cheng-Sung | Paper holder on which a sheet of paper can be supported at different inclinations |
| US5841684A (en) * | 1997-01-24 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for computer implemented constant multiplication with multipliers having repeated patterns including shifting of replicas and patterns having at least two digit positions with non-zero values |
| RU2546072C1 (ru) * | 2013-09-24 | 2015-04-10 | Общество с ограниченной ответственностью "ЛЭТИНТЕХ" | Конвейерный арифметический умножитель |
| DE102024116234A1 (de) * | 2024-06-11 | 2025-12-11 | Audi Aktiengesellschaft | Schraubverbindung für einen Bauteilverbund sowie Verfahren zur Herstellung einer solchen Schraubverbindung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
| JPS5831449A (ja) * | 1981-08-19 | 1983-02-24 | Toshiba Corp | 乗算器 |
| US4736335A (en) * | 1984-11-13 | 1988-04-05 | Zoran Corporation | Multiplier-accumulator circuit using latched sums and carries |
| JPS6222146A (ja) * | 1985-07-23 | 1987-01-30 | Toshiba Corp | 並列乗算器 |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| JPH0754457B2 (ja) * | 1986-12-02 | 1995-06-07 | 富士通株式会社 | 多ビツト加算器 |
-
1988
- 1988-10-18 JP JP63261914A patent/JPH0776914B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-23 DE DE3909713A patent/DE3909713A1/de active Granted
- 1989-10-04 KR KR1019890014228A patent/KR920006990B1/ko not_active Expired
-
1990
- 1990-11-19 US US07/617,440 patent/US5142490A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5142490A (en) | 1992-08-25 |
| DE3909713A1 (de) | 1990-04-19 |
| JPH02109125A (ja) | 1990-04-20 |
| KR920006990B1 (ko) | 1992-08-24 |
| KR900006852A (ko) | 1990-05-09 |
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