JPH0456347A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0456347A JPH0456347A JP2167931A JP16793190A JPH0456347A JP H0456347 A JPH0456347 A JP H0456347A JP 2167931 A JP2167931 A JP 2167931A JP 16793190 A JP16793190 A JP 16793190A JP H0456347 A JPH0456347 A JP H0456347A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- external terminals
- semiconductor device
- vss
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の外部端子の構成技術、特に、逆向
き実装による不動作及び破壊を防止するために用いて効
果のある技術に関するものである。
き実装による不動作及び破壊を防止するために用いて効
果のある技術に関するものである。
従来、半導体装置は方向性を有しており、定められた方
向に実装しないと動作をしないような構成にされている
。
向に実装しないと動作をしないような構成にされている
。
例えば、ＪＥＤＥＣ５ＯＬ４Ｄ ５ＴＡＴＥ ＰＲＯＤ
ＵＣＴＳ ０ｔｌＴＬＩＮＢ（ジェーイーデーイーシー
ソリッドステート・プロダクツ・アウトライン）ＭＯ−
００１、ＡＡ−ＡＤ、６／１／７６に記載のように、デ
ュアル・イン・ライン・パッケージ（ＤＩＰ＞の一端に
インデックス・エリアを設け、これにより実装方向を指
定している。
ＵＣＴＳ ０ｔｌＴＬＩＮＢ（ジェーイーデーイーシー
ソリッドステート・プロダクツ・アウトライン）ＭＯ−
００１、ＡＡ−ＡＤ、６／１／７６に記載のように、デ
ュアル・イン・ライン・パッケージ（ＤＩＰ＞の一端に
インデックス・エリアを設け、これにより実装方向を指
定している。
ところで、本発明者は、方向性を有する半導体装置の逆
向き実装について検討した。
向き実装について検討した。
以下は、本発明者によって検討された技術であり、その
概要は次の通りである。
概要は次の通りである。
すなわち、一般に半導体装置は、パッケージ中心に対し
対象的にリードが形成されており、このリードは左右（
或いは四辺）が同−形状及び同一配列にされている。
対象的にリードが形成されており、このリードは左右（
或いは四辺）が同−形状及び同一配列にされている。
第６図（ａ）、（ｂ）はデュアル・イン・ライン・パッ
ケージ（ＤＩＰ）による従来の半導体装置の平面図を示
している。図示のように、パッケージ１の左右両側に複
数の外部端子２ （リード）が一定間隔に設けられ、か
つ左右対象に形成されている。
ケージ（ＤＩＰ）による従来の半導体装置の平面図を示
している。図示のように、パッケージ１の左右両側に複
数の外部端子２ （リード）が一定間隔に設けられ、か
つ左右対象に形成されている。
外部端子２は、電源端子Ｖｃｃ（例えば、＋５ｖ）、接
地端子ＶＳＳ、信号端子Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆの８個
が設けられている。
地端子ＶＳＳ、信号端子Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆの８個
が設けられている。
パッケージ１の１つのコーナ一部（第６図では、信号端
子への近傍）には、点状のインデックス３が設けられ、
基板のインデックスマーク或いは基板側のソケットの１
番ピンに対応させて実装することにより、方向を指定す
ることができる。
子への近傍）には、点状のインデックス３が設けられ、
基板のインデックスマーク或いは基板側のソケットの１
番ピンに対応させて実装することにより、方向を指定す
ることができる。
このように、インデックス３を設けて実装方向を指定す
ることにより、ユーザによる誤装着を防止することがで
きる。なお、インデックス３は点状にする他、マーク、
切欠部、凸部、溝状の凹部などを設ける場合もある。
ることにより、ユーザによる誤装着を防止することがで
きる。なお、インデックス３は点状にする他、マーク、
切欠部、凸部、溝状の凹部などを設ける場合もある。
ところが、前記の如き半導体装置においては、インデッ
クス手段が設けられていても、第６［ｆ！Ｊ（ｂ）のよ
うに、１８０°回転させても外部端子２の配列は変わら
ず、逆向きにしても実装することが可能であり、やはり
誤装着は避けられず、逆向きの実装が行われた場合には
動作不良に止まらず、破壊を招く （第６図の例では電
源が逆極性になる）こともある。
クス手段が設けられていても、第６［ｆ！Ｊ（ｂ）のよ
うに、１８０°回転させても外部端子２の配列は変わら
ず、逆向きにしても実装することが可能であり、やはり
誤装着は避けられず、逆向きの実装が行われた場合には
動作不良に止まらず、破壊を招く （第６図の例では電
源が逆極性になる）こともある。
そこで、本発明の目的は、逆向き実装を行っても正常動
作を保証することのできる技術を提供することにある。
作を保証することのできる技術を提供することにある。
また、本発明の他の目的は、電源配線に起因するノイズ
の発生を低減することのできる技術を提供することにあ
る。
の発生を低減することのできる技術を提供することにあ
る。
本発明の前記目的ならびにその他の目的と新規な特徴は
、本明細書の記述及び添付図面から明らかになるであろ
う。
、本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
要を簡単に説明すれば、以下の通りである。
すなわち、パッケージの少なくとも対向する２辺の各々
に複数の外部端子が配列された半導体装置であって、パ
ッケージの中心点を通して対向する外部端子同士を同一
用途にするようにしている。
に複数の外部端子が配列された半導体装置であって、パ
ッケージの中心点を通して対向する外部端子同士を同一
用途にするようにしている。
上記した手段によれば、パッケージの中心点を通して対
向する特定の外部端子同士を同一用途（電源関係であれ
ばＶ ＣＣやアース、信号関係であればデータ端子など
）にする。
向する特定の外部端子同士を同一用途（電源関係であれ
ばＶ ＣＣやアース、信号関係であればデータ端子など
）にする。
これにより、逆向きに実装した場合でも動作が保証され
、さらに破壊などを防止することができる。
、さらに破壊などを防止することができる。
〔実施例１〕
第１図（ａ）、（ｂ）は本発明による半導体装置の一実
施例を示す平面図である。
施例を示す平面図である。
本実施例は、第１図（ａ月ご示すように、正位置実装時
と逆向き実装時の外部端子２の配列が同一になるように
し、逆向き実装による弊害を解消するようにしたもので
ある。
と逆向き実装時の外部端子２の配列が同一になるように
し、逆向き実装による弊害を解消するようにしたもので
ある。
すなわち、従来、信号用及び電源用の外部端子２を１つ
の機能に対し１つの外部端子２を割り当て、これらを両
側に分散配列していたのに対し、本発明は、片側に全機
能の外部端子２の全てを配設（Ｖ ｓ ｓ −Ａ →Ｂ
−Ｃ−Ｄ −Ｅ →Ｆ −Ｖ ｃ ｃの順）し、配列
方向を変えて（Ｖｃｃ→Ｆ→Ｅ−Ｄ→Ｃ→Ｂ−Ａ→ＶＳ
Ｓの順）同一内容の外部端子２を他方の側にも設けるよ
うにしたものである。この場合でも、従来の慣習にした
がってインデックス３をパフケージ１に設けている。
の機能に対し１つの外部端子２を割り当て、これらを両
側に分散配列していたのに対し、本発明は、片側に全機
能の外部端子２の全てを配設（Ｖ ｓ ｓ −Ａ →Ｂ
−Ｃ−Ｄ −Ｅ →Ｆ −Ｖ ｃ ｃの順）し、配列
方向を変えて（Ｖｃｃ→Ｆ→Ｅ−Ｄ→Ｃ→Ｂ−Ａ→ＶＳ
Ｓの順）同一内容の外部端子２を他方の側にも設けるよ
うにしたものである。この場合でも、従来の慣習にした
がってインデックス３をパフケージ１に設けている。
このような構成により、第１図（ａ）の状態で実装すべ
きところを、誤って第１図（ハ）のように逆向きに実装
した場合でも、同一機能の外部端子２が同一位置にくる
ようになり、実装方向に関係なく完全に動作する。
きところを、誤って第１図（ハ）のように逆向きに実装
した場合でも、同一機能の外部端子２が同一位置にくる
ようになり、実装方向に関係なく完全に動作する。
このような特徴は、特に、ＩＣ特性検査やプリント基板
実装時において、実装方向に規制がないことから、歩留
まり向上及び原価低減に寄与することができる。
実装時において、実装方向に規制がないことから、歩留
まり向上及び原価低減に寄与することができる。
また、電源端子関係の外部端子２ （Ｖｃｃ及びＶ■）
が両側に設けられるため、これらの数が２倍になり、端
子Ｖ。０〜端子ＶＳＳ間のインダクタンスを小さくする
ことができ、電源インピーダンスを下げ、ｆ１ノイズ性
を向上させることができる。
が両側に設けられるため、これらの数が２倍になり、端
子Ｖ。０〜端子ＶＳＳ間のインダクタンスを小さくする
ことができ、電源インピーダンスを下げ、ｆ１ノイズ性
を向上させることができる。
〔実施例２〕
第２図は本発明による半導体装置の第２実施例を示す平
面図である。
面図である。
前記実施例が電源関係及び信号関係の両方の外部端子２
を両側に二重に設けていたのに対し、本実施例は電源関
係のみを両側に設ける構成にして、外部端子２の数が少
なくなるようにし、パッケージサイズが大きくならない
ようにしたものである。
を両側に二重に設けていたのに対し、本実施例は電源関
係のみを両側に設ける構成にして、外部端子２の数が少
なくなるようにし、パッケージサイズが大きくならない
ようにしたものである。
この場合、逆向き実装により信号端子は誤接続になるが
、電源関係は正しく接続されるので破壊に到ることはな
い。
、電源関係は正しく接続されるので破壊に到ることはな
い。
〔実施例３〕
第３図は本発明の第３実施例を示す平面図である。
本実施例はＱＦＰ （クワッド・フラット・パッケージ
）タイプの半導体装置の例であり、同一数で同一配列順
の外部端子２を四辺に一周する如くに設けたものである
。外部端子２の機能及び数は第６図と同一である。
）タイプの半導体装置の例であり、同一数で同一配列順
の外部端子２を四辺に一周する如くに設けたものである
。外部端子２の機能及び数は第６図と同一である。
この構成によれば、正位置から９０° １８０°或い
は２７０°回転させた状態くすなわち誤実装）で実装し
た場合でも、いずれも完全に動作をさせることができる
。
は２７０°回転させた状態くすなわち誤実装）で実装し
た場合でも、いずれも完全に動作をさせることができる
。
〔実施例４〕
第４図は本発明の具体的実施例を示す平面図である。
前記各実施例はいずれも半導体装置を模式的に示してい
たのに対し、ここでは実際の製品を例示している。すな
わち、５１２ｋｘ８ビツト、４メガビツトのデュアル・
イン・ライン・パッケージ型のスタチックＲＡＭの端子
配列を示している。
たのに対し、ここでは実際の製品を例示している。すな
わち、５１２ｋｘ８ビツト、４メガビツトのデュアル・
イン・ライン・パッケージ型のスタチックＲＡＭの端子
配列を示している。
ここで、ＣＥパー及びＷＥバーはチップ選択端子及び書
込み端子を示し、ＡＯ〜Ａ１７はアドレス端子、１００
〜ＩＯ７はデータ端子を示している。
込み端子を示し、ＡＯ〜Ａ１７はアドレス端子、１００
〜ＩＯ７はデータ端子を示している。
この内、アドレス端子及びデータ端子は、その内のいず
れの端子を用いても同一動作が可能であるので、端子数
低減のため、アドレス及びデータ端子の上位及び下位を
点対象になるように配置する。なお、アドレス端子数が
奇数であるため、ＡＯ端子のみを両側に設けている。ま
た、電源関係の端子は端子列の中央部に配設している。
れの端子を用いても同一動作が可能であるので、端子数
低減のため、アドレス及びデータ端子の上位及び下位を
点対象になるように配置する。なお、アドレス端子数が
奇数であるため、ＡＯ端子のみを両側に設けている。ま
た、電源関係の端子は端子列の中央部に配設している。
この実施例では、従来の４ＭビットスタチックＲＡＭの
端子数（３２ピン）に比べ、４端子が増えるのみで逆向
き実装による弊害（破壊など）を無くすことができる。
端子数（３２ピン）に比べ、４端子が増えるのみで逆向
き実装による弊害（破壊など）を無くすことができる。
第５図は本発明による半導体装置を複数個実装した例を
示す平面図である。ここでは、電源関係の配線のみを示
している。
示す平面図である。ここでは、電源関係の配線のみを示
している。
第１図及び第２図に示したような半導体装置では、ＶＣ
Ｃ及びＶＳＳは、端子列の最外端に配設されている。そ
こで、隣接する半導体装［４に対し同一用途（同一機能
）の端子（Ｖ ｃ ｃ又はＶｓｓ）同士が１つのエリア
で接続されるように、ＶＣＣパターン５及びＶＳ１パタ
ーン６を上下に二重するように形成する。
Ｃ及びＶＳＳは、端子列の最外端に配設されている。そ
こで、隣接する半導体装［４に対し同一用途（同一機能
）の端子（Ｖ ｃ ｃ又はＶｓｓ）同士が１つのエリア
で接続されるように、ＶＣＣパターン５及びＶＳ１パタ
ーン６を上下に二重するように形成する。
このようにすることにより、ＶＣＣパターン５及ＣＦＶ
ｓｓパターン６を大面積にすることができ、電源インピ
ーダンスを下げることができると共に静電シールドも可
能になり、高速化に適したプリント配線パターンを得る
ことができる。
ｓｓパターン６を大面積にすることができ、電源インピ
ーダンスを下げることができると共に静電シールドも可
能になり、高速化に適したプリント配線パターンを得る
ことができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば、上記実施例では、ＤＩＰ型及びＱＦＰ型を例示
したが、ＰＧＡ （ビン・グリッド・アレイ）型、ＬＣ
Ｃ（リードレス・チップ・キャリア）型などにも適用可
能である。
したが、ＰＧＡ （ビン・グリッド・アレイ）型、ＬＣ
Ｃ（リードレス・チップ・キャリア）型などにも適用可
能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、パッケージの対向する２辺の各々に複数の外
部端子が配列された半導体装置であって、パッケージの
中心点を通して対向する外部端子同士を同一用途にする
ようにしたので、逆向きに実装した場合でも動作が保証
され、さらに破壊などを防止することができる。
部端子が配列された半導体装置であって、パッケージの
中心点を通して対向する外部端子同士を同一用途にする
ようにしたので、逆向きに実装した場合でも動作が保証
され、さらに破壊などを防止することができる。
また、電源配線が広くなるので、耐ノイズ性が向上し、
高速化にも対応できるようになる。
高速化にも対応できるようになる。
第１図（ａ）、（ｂ）は本発明による半導体装置の一実
施例を示す平面図、 第２図は本発明による半導体装置の第２実施例を示す平
面図、 第３図は本発明の第３実施例を示す平面図、第４図は本
発明の具体的実施例を示す平面図、第５図は本発明によ
る半導体装置を複数個実装した例を示す平面図、 第６図（ａ）、 （ｂ）はデュアル・イン・ライン・パ
ッケージによる従来の半導体装置を示す平面図であＶｃ
ｃパターン、
施例を示す平面図、 第２図は本発明による半導体装置の第２実施例を示す平
面図、 第３図は本発明の第３実施例を示す平面図、第４図は本
発明の具体的実施例を示す平面図、第５図は本発明によ
る半導体装置を複数個実装した例を示す平面図、 第６図（ａ）、 （ｂ）はデュアル・イン・ライン・パ
ッケージによる従来の半導体装置を示す平面図であＶｃ
ｃパターン、
Claims (1)
- 【特許請求の範囲】 １、パッケージの少なくとも対向する２辺の各々に複数
の外部端子が配列された半導体装置であって、パッケー
ジの中心点を通して対向する外部端子同士を同一用途の
ものにしたことを特徴とする半導体装置。 ２、前記同一用途にした外部端子は、電源関係であるこ
とを特徴とする請求項１記載の半導体装置。 ３、前記同一用途にした外部端子は、信号関係であるこ
とを特徴とする請求項１記載の半導体装置。 ４、前記同一用途にした外部端子は、その全数であるこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167931A JPH0456347A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167931A JPH0456347A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456347A true JPH0456347A (ja) | 1992-02-24 |
Family
ID=15858715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167931A Pending JPH0456347A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| US6806560B2 (en) | 2000-07-04 | 2004-10-19 | Nec Corporation | Semiconductor device and method for fabricating same |
| JP2016184665A (ja) * | 2015-03-26 | 2016-10-20 | セイコーエプソン株式会社 | 電子デバイス、電子機器および移動体 |
-
1990
- 1990-06-26 JP JP2167931A patent/JPH0456347A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| US6806560B2 (en) | 2000-07-04 | 2004-10-19 | Nec Corporation | Semiconductor device and method for fabricating same |
| US7109067B2 (en) | 2000-07-04 | 2006-09-19 | Nec Corporation | Semiconductor device and method for fabricating same |
| JP2016184665A (ja) * | 2015-03-26 | 2016-10-20 | セイコーエプソン株式会社 | 電子デバイス、電子機器および移動体 |
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