JPH02250389A - 基板における電子部品の搭載構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶集積回路素子（以下、ＩＣメモリ
と称す）等の電子部品を基板に搭載して電子部品の実装
密度を改善するのに好適な基板における電子部品の搭載
構造に関するものである。

〔従来の技術〕

電子部品の搭載構造の従来技術としては、第３図及び第
４図に示すものがある。

これらの図に示す従来技術は、電子部品として第３図に
示すＩＣメモリ１を用い、このＩＣメモリを二個一対と
して基板２の表面２ａ及び裏面２ｂにそれぞれ搭載して
いる。即ち、二個一対のＩＣメモリ１，１はそれぞれ入
出力ピンが基板２の表面２ａに互いに同じ向きで配置さ
れるとともに、基板２の裏面２ｂでも互いに同じ向きで
配置されている。また、基板表面２ａの二個のＩＣメモ
リ１，１の入出力ピンと、その裏面２ｂの二個のＩＣメ
モリ１，１の入出力ピンとは向き合うように配置されて
いる。このため、基板表面２ａのＩＣメモリ１と基板裏
面２ｂのＩＣメモリ１とは全く同一のものからなってい
る。

従って、基板２の表面２ａにおいては第４図（ａ）に示
すように、また基板２の裏面２ｂにおいては同図（ｂ）
に示すように、二個のＩＣメモリ１，１を搭載すること
により、基板２にプリントされた配線パターン３によっ
て二個のＩＣメモリ１．１の対応する各入出力を、例え
ばＶｃｃとＶｃｃ、Ａ１５とＡ１５．Ａ１４とＡ１４等
を互いにそれぞれ接続し、しかも基板表面２ａにおける
二個のＩＣメモリ１，１の各対応する入出力ピンの配線
パターン３と、基板裏面２ｂにおける二個のＩＣメモリ
１．１の各対応する入出力ピンの配線パターン３とｘ印
で示す如く接続するようにしている。このように、複数
組のＩＣメモリを基板の表裏面に搭載することにより記
憶回路装置を構成するようにしている。

〔発明が解決しようとする課題〕

ところで、上記に示す従来技術では、全く同一のＩＣメ
モリ１，１を二個一対として用い、該二個一対のＩＣメ
モリ１，１を基板２の表面２ａ及び裏面２ｂにそれぞれ
搭載する場合、以下に述べる点について配慮されていな
い。

即ち、二個一対のＩＣメモリ１，１の互いに対応する入
出力ピンを接続しようとすると、一対のＩＣメモリ１，
１の各入出力ピンが同じ向きで配置されているので、配
線パターン３を直線状にプリントすることができず、こ
のため第３図に示す如く、何れもの配線パターン３を、
対応しない入出力ピンを避けるように曲げなければなら
ないのに加え、各入出力ピンの数が一個のＩＣメモリに
つき多数あるので、各配線パターン３間の間隔が小さく
、そのため、配線領域が圧迫される問題がある。

この問題を改善しようとすると、（１）基板２上にＩＣ
メモリ１の数を減らして実装密度を落とし。

配線領域を確保すること、（２）基板２の暦数を増やし
て基板２のより多層化を図ること、（３）面実装手法化
を図ること等により配線パターンを直線化することが考
えられる。

しかし、（１）を実施しようとすると、ＩＣメモリ１の
数が減った分だけ別の基板に搭載しなければならず、そ
のため、該別の基板を新たに設置したりする手間がかか
り、コストがかさむ問題があり、しかもその設置スペー
スも必要になる等の問題がある。また（２）を実施しよ
うとすると、その積層基板の分だけコストがかさみ、し
かも積層基板の数が増えると、その各基板毎のスルーホ
ール等に位置ずれが起きてしまい、信頼性が低下し、さ
らには各基板のメンテナンス等に手間がかかる等の問題
がある。さらに（３）を実施しようとすると、ＩＣメモ
リ１の各入出力ピンの先端部を基板面に沿って折ること
となるので、入出力ピンと基板２との接地面積が拡大し
、しかもその入出力ピン間の間隔がさらに狭くなるので
、入出力ピン相互を接続する配線パターン３間に他の配
線パターンを通すようにする場合、配線領域をいっそう
圧迫してしまう問題がある。

本発明の目的は、前記従来技術の問題点を鑑み。

配線パターンを可及的に直線化して、実装密度を落とさ
なくとも配線領域が圧迫されるのを確実に防止でき、以
て実装密度を改善し得る基板における電子部品の搭載構
造を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の電子部品の搭載構造
においては、二個一対の電子部品の人出カピンが、基板
の表面及びその裏面において二個一対の電子部品間を中
心として対称位置に配置されるとともに、基板表面上に
おける二個一対の電子部品の入出力ピンと基板裏面上に
おける二個−対の電子部品の入出力ピンとが対向位置に
配置されている。

【作用〕

本発明では、前述の如く、二個一対の電子部品の入出力
ピンが、基板の表面及びその裏面において二個一対の電
子部品間を中心として対称位置に配置されるとともに、
基板表面上における二個−対の電子部品の入出力ピンと
基板裏面上における二個一対の電子部品の入出力ピンと
が対向位置に配置されているので、二個一対の電子部品
の内側及び外側には対応する入出力ピンが互いに位置す
ることとなり、内側の対応する入出力ピン同士を直線状
の配線パターンで接続することができる。

しかも、基板の表面及び裏面においては、二個−対の電
子部品の外側の対応する入出力ピンを互いに接続する場
合、外側の対応する入出力ピンを互いに接続する配線パ
ターンを前記直線状の配線パターンの間に一本通すだけ
でできる。

また、二個一対の電子部品の内側の入出力ピン相互を接
続した配線パターンを、基板表面とその裏面との間で互
いに接続し、さらに外側に位置しかつ対応する入出力ピ
ン相互を接続した配線パターンも、基板表面とその裏面
との間で接続すると、基板の表面と裏面との何れか一方
においては何れの配線パターンも一対の電子部品を跨ぐ
こと、即ち交錯することが無くなる。

従って、二個一対の電子部品の内側の入出力ピン間を直
線状の配線パターンで接続でき、しかもその直線状配線
パターンの間に、外側の対応する入出力ピンを接続した
配線パターンを一本だけ通すとともに、基板の一方の面
では二個の電子部品の何れにも配線パターンが交錯する
ことが無いようにできるので、各配線パターン間の間隔
を広くすることができ、基板上の実装密度を落とさなく
とも、配線領域が圧迫されるのを防止することができる
結果、基板を多層化しなくとも改善し得え、特に入出力
ビンの間隔の狭い高密度実装タイプのメモリチップ等に
いっそう有益である。

〔実施例〕

以下１本発明の一実施例を第１図及び第２図により説明
する。第１図（ａ）及び（ｂ）はそれぞれ電子部品を示
す拡大図、第２図（ａ）及び（ｂ）は上から基板を見た
基板表面側の電子部品の搭載状態を示す説明図及び同じ
く上から基板を通して見た基板裏面側の電子部品の搭載
状態を示す説明図で、同図において第３図及び第４図と
同一符号のものはそれぞれ同じものもしくは相当するも
のを表している。

この実施例では、電子部品として６４に×４″目（６４
Ｘ１０２４Ｘ４ｂｌｔ）のスタティックメモリチップ（
以下、ＩＣメモリと略称す）１の実例を示し、該ＩＣメ
モリ１の入出力ビンの配列を第１図に表している。その
入出力ピンの詳細を第１図により述べると、ＶＣＣは＋
５ｖの電源端子、ＧＮＤは電源用接地端子、ＡＯ−Ａ１
５はアドレス入力端子、工１０１〜工１０４は４ｂ′７
幅のデータ入出力端子、Ｃ８１は選択命令（チップセレ
クト）の入力端子、ＷＥは書き込み制御命令（ライト・
イネーブル）の入力端子をそれぞれ示している。

そして、このＩＣメモリを二個一対として用い、該二個
一対のＩＣメモリ１，１′を基板２の表面２ａ及び裏面
２ｂにそれぞれ搭載して計四個使用することにより、６
４Ｘ１６ｂ′’のスタティックメモリ回路を構成するよ
うにしている。

本実施例では、第１図及び第２図に示すように、二個一
対のＩＣメモリ１，１′が基板２の表面２ａ及び裏面２
ｂに対し、その二個一対のＩＣメモリ１，１′間を中心
として対称位置にそれぞれ配置されている。即ち、二個
一対のＩＣメモリ１゜１′の各入出力ビンは基板２の表
面２ａ及び裏面２ｂにおいて、アドレス端子Ａ１５．Ａ
Ｏ，Ａｌ。

Ａ２等が内側に位置し、電源端子Ｖ　ｃｃ　ｇ　Ａ　１
４　ＨＡ１３．Ａ１２等が外側に位置するようにしてい
る。

また、二個一対のＩＣメモリｌ、１’はその各入出力ピ
ンが基板表面２ａと裏面２ｂとの何れから見ても、表面
２ａと裏面２ｂとで同一位置となるように対向して配置
されている。即ち、二個のＩＣメモリ１，１′は例えば
電源端子Ｖｃｃ、アドレス端子Ａ１４等が基板表面２ａ
のみならずその裏面２ｂでも外側に位置し、アドレス端
子Ａ１５゜ＡＯ等が内側に位置するようにしている。

従って、二個一対のＩＣメモリ１．１′の各々は、入出
力ピンが基板表面２ａ及びその裏面２ｂでは何れも互い
に左右反対となるように配置され、また基板表面２ａと
その裏面２ｂとで左右反対位置となるように対向してい
る。

実施例の搭載構造は、上記の如く、二個一対のＩＣメモ
リ１，１′が基板２の表面２ａ及び裏面２ｂに対し、そ
の二個一対のＩＣメモリ１，１′間を中心として対称位
置にそれぞれ配置され、しかも二個一対のＩＣメモリ１
，１′の各入出力ピンが基板表面２ａと裏面２ｂとの何
れがら見ても、表面２ａと裏面２ｂとで同一位置となる
ように配置されているので、二個一対のＩＣメモリ１，
１の内側及び外側には対応する入出力ピンが互いに位置
することとなり、内側の対応する入出力ピン同士を直線
状の配線パターン３ａで接続することができる。従って
、その配線パターン３ａを確実に真直ぐにできる。

しかも、二個一対のＩＣメモリ１，１′の外側の対応す
る入出力ピンを互いに接続する場合、即ち、外側の入出
力ピンであるアドレス端子Ａ１４゜Ａ１３．Ａ１２と接
続する配線パターン３ｂをさらに外方にそれぞれ延長さ
せるとともに、その双方の配線パターン３ｂと接続する
配線パターン３ｃを前記直線状の配線パターン３ａ間に
一本プリントすると、外側の対応する入出力ピンを互い
に接続できる。

また、二個一対のＩＣメモリ１，１′の内側の入出力ビ
ン相互を接続した配線パターン３ａを、基板表面２ａと
その裏面２ｂとの間で互いにｘ印の如く接続し、さらに
外側に位置しかつ対応する入出力ピン相互を接続した配
線パターン３Ｃも。

基板表面２ａとその裏面２ｂとの間でｘ印の如く接続す
ると、基板裏面２ｂにおいては第２図（ｂ）に示すよう
に、何れの配線パターンも一対のＩＣメモリ１，１′を
跨ぐこと、即ち交錯することが無くなる。

その結果、二個一対のＩＣメモリ１，１′の内側の入出
力ビン間を直線状の配線パターン３ａで接続でき、しか
もその配線パターンの３ａ間に、外側の対応する入出力
ピンを接続した配線パターン３ｃを一本だけ通すととも
に、基板裏面２ｂでは二個のＩＣメモリ１．１′の何れ
にも配線パターンが交錯することが無いようにできるの
で、各配線パターン３ａ、３ｃ間の間隔を広くすること
ができ、配線領域が圧迫されるのを防止することができ
、基板２上の実装密度を落とさなくともよい。

〔発明の効果〕

以上述べたように、本発明によれば、二個一対のＩＣメ
モリを、各入出力ピンが基板表面及びその裏面では何れ
も互いに対称位置となるように配置し、しかも基板表面
とその裏面とで各入出力ピンが対向位置となるように配
置したので、二個−対のＩＣメモリの内側及び外側には
対応する入出力ピンが互いに位置することとなり、内側
の対応する入出力ピン同士を直線状の配線パターンで接
続することができ、しかも該直線状の配線パターンの間
に、外側の対応する入出力ピンを接続した配線パターン
を一本だけ通すとともに、基板表面と裏面との何れか一
方では二個のＩＣメモリの何れにも配線パターンが交差
することが無いようにすることが可能となり、各配線パ
ターン間の間隔を広くすることができ、基板上の実装密
度を落とさなくとも配線領域が圧迫されるのを防止する
ことができる結果、基板を多層化しなくとも改善し得、
特に入出力ピンの間隔の狭い高密度実装タイプのメモリ
チップ等にいっそう有益であるという効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示し、第１図（
ａ）及び（ｂ）は電子部品をそれぞれ示す拡大図、第２
図（ａ）及び（ｂ）は上から基板を見た基板表面側の電
子部品の搭載状態を示す説明図及び上から基板を通して
見た基板裏面側の電子部品の搭載状態を示す説明図であ
る。第３図は従来の基板における電子部品の搭載構造に
用いる電子部品を示す平面図、第４図（ａ）及び（ｂ）
は電子部品の搭載状態を示す上から基板を見た説明図及
び上から基板を通して見た説明図である。 １．１’・・・一対の電子部品、Ｖ　ｃｃ　＊　Ｇ　Ｎ
　Ｄ　、　Ａ　Ｏ〜Ａ１５．ｌ１０ｆ　〜０４．Ｃ３Ｉ
、ＷＥ・入出力ピン、２・・・基板、２ａ・・・基板の
表面、２ｂ・・・基板の裏面。 （幻 第 口 （し、） 第 回

Claims (1)

【特許請求の範囲】
1. １．基板の表面及び裏面の対応する位置に少なくとも二
   個一対の電子部品をそれぞれ搭載してなる電子部品の接
   続構造において、前記二個一対の電子部品を、基板の表
   面及びその裏面において二個一対の電子部品間を中心と
   して対称位置に配置するとともに、基板表面上における
   二個一対の電子部品の入出力ピンと基板裏面上における
   電子部品の入出力ピンとを、対向位置に配置することを
   特徴とする基板における電子部品の接続構造。