JPH0456355A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0456355A JPH0456355A JP16806990A JP16806990A JPH0456355A JP H0456355 A JPH0456355 A JP H0456355A JP 16806990 A JP16806990 A JP 16806990A JP 16806990 A JP16806990 A JP 16806990A JP H0456355 A JPH0456355 A JP H0456355A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- corner
- input
- output interface
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置に関し、特にマスクスライ
ス方式、ゲルトアレ一方式、スタンダードセル方式等の
、半導体チップの外周部に複数の入出力インタフェース
セルが配列された半導体集積回路装置に関する。
ス方式、ゲルトアレ一方式、スタンダードセル方式等の
、半導体チップの外周部に複数の入出力インタフェース
セルが配列された半導体集積回路装置に関する。
［従来の技術］
マスクスライス方式の半導体集積回路装置は、多数の基
本セル及び多数の入出力インタフェースセルが規則的に
配列されたマスクスライスと呼ばれる半導体チップ上に
、所望の配線パターンが形成されて構成されている。
本セル及び多数の入出力インタフェースセルが規則的に
配列されたマスクスライスと呼ばれる半導体チップ上に
、所望の配線パターンが形成されて構成されている。
多数の基本セルは、機能ブロックを構成しており、半導
体チップ上の配線チャネルにおいて、信号線、基本セル
用電源配線等の内部配線により電気的接続が施されてい
る。また、多数のインタフェースセルは、入出力インタ
フェース回路を構成しており、半導体チップ上に形成さ
れた入出力インタフェース回路用電源配線と電気的接続
されている。
体チップ上の配線チャネルにおいて、信号線、基本セル
用電源配線等の内部配線により電気的接続が施されてい
る。また、多数のインタフェースセルは、入出力インタ
フェース回路を構成しており、半導体チップ上に形成さ
れた入出力インタフェース回路用電源配線と電気的接続
されている。
このように入出力インタフェース回路用電源配線が形成
された半導体チップの角付近の構成を第４図に示す。
された半導体チップの角付近の構成を第４図に示す。
同図において、！数の入出力インタフェースセル３１は
、半導体チップ３２の面３３の外周部に配列されている
。人出方インタフェース回路用電源配線３４ａ、 ３４
ｂは、このインタフェースセル３１の配列に沿って面３
３及びインタフェースセル３Ｉ上に形成されており、夫
々のインタフェースセル３１の所定部分に電気的接続さ
れている。
、半導体チップ３２の面３３の外周部に配列されている
。人出方インタフェース回路用電源配線３４ａ、 ３４
ｂは、このインタフェースセル３１の配列に沿って面３
３及びインタフェースセル３Ｉ上に形成されており、夫
々のインタフェースセル３１の所定部分に電気的接続さ
れている。
電源配線３４ａは、例えばＶ４ｄ （電源電圧）を供給
する高電位電源に接続される配線であり、電源配線３４
ｂは、例えばＧＮＤ （接地電圧）を供給する低電位電
源に接続される配線である。電源配線３ｂ、 ３４ｂは
、図示しない配線チャネルに配置された内部配線に比べ
て、より多くの電流が流れるように幅広に構成されてい
る。
する高電位電源に接続される配線であり、電源配線３４
ｂは、例えばＧＮＤ （接地電圧）を供給する低電位電
源に接続される配線である。電源配線３ｂ、 ３４ｂは
、図示しない配線チャネルに配置された内部配線に比べ
て、より多くの電流が流れるように幅広に構成されてい
る。
電源配線３４ａ、 ３４ｂは、第４図に示したように、
インタフェースセル３１の配列上に重ねて形成された直
線部分３５ａ、 ３５ｂと、インタフェースセル２１に
重ねて形成することができない面３３の角に沿って曲が
った角部分３６ｇ、 ３６ｂとを含んでいる。
インタフェースセル３１の配列上に重ねて形成された直
線部分３５ａ、 ３５ｂと、インタフェースセル２１に
重ねて形成することができない面３３の角に沿って曲が
った角部分３６ｇ、 ３６ｂとを含んでいる。
［発明が解決しようとする課題］
半導体集積回路装置においては、一般に入出力インタフ
ェース回路の処理機能を高めるために、半導体チップ上
により多くの入出力インタフェースセルを形成すること
が望まれている。
ェース回路の処理機能を高めるために、半導体チップ上
により多くの入出力インタフェースセルを形成すること
が望まれている。
しかしながら、前述したように従来の半導体集積回路装
置では、半導体チップの角付近の領域において、入出力
インタフェース回路用電源配線の曲がった角部分を形成
するために、入出力インタフェースセルを設けることが
できない領域が大きくなってしまうという問題点がある
。
置では、半導体チップの角付近の領域において、入出力
インタフェース回路用電源配線の曲がった角部分を形成
するために、入出力インタフェースセルを設けることが
できない領域が大きくなってしまうという問題点がある
。
本発明はこのような従来の問題点に鑑み、半導体チップ
上により多くの入出力インタフェースセルを配列し得る
半導体集積回路装置を提供することを目的とする。
上により多くの入出力インタフェースセルを配列し得る
半導体集積回路装置を提供することを目的とする。
［課題を解決するための手段］
本発明は前述の目的を達成するために、半導体チップと
、半導体チップ上の外周部に配列された複数の入出力イ
ンタフェースセルと、入出力インタフェースセルに所定
の電圧を供給するために半導体チップ上に形成されてお
り入出力インタフェースセルの配列に重なる直線部分と
半導体チップの角に沿って曲がった角部分とを含む電源
配線とを備えており、角部分は直線部分よりも幅の狭い
多層に形成されていることを特徴とする。
、半導体チップ上の外周部に配列された複数の入出力イ
ンタフェースセルと、入出力インタフェースセルに所定
の電圧を供給するために半導体チップ上に形成されてお
り入出力インタフェースセルの配列に重なる直線部分と
半導体チップの角に沿って曲がった角部分とを含む電源
配線とを備えており、角部分は直線部分よりも幅の狭い
多層に形成されていることを特徴とする。
［作用コ
本発明の半導体集積回路装置においては、複数の入出力
インタフェースセルは、半導体チップ上の外周部に配列
されている。電源配線は、半導体チップ上に形成されて
おり、入出力インタフェースセルの配列に重なる直線部
分と半導体チップの角に沿って曲がった角部分とを含ん
でいる。角部分は直線部分よりも幅の狭い多層に形成さ
れている。例えば、直線部分を単一金属層から構成し、
角部分を多重金属層から構成することにより、このよう
に角部分を直線部分よりも幅の狭い多層に形成すること
ができる。従って、角部分の電気抵抗を直線部分と同じ
ように低く維持したまま、該角部分の半導体チップ上に
占める面積を半導体チップの角付近の領域において減少
させ得る。このため、この減少した面積の分だけ直線部
分及び入出力インタフェースセルを形成可能な半導体チ
ップ部分がこの角付近において増加する。この結果、半
導体チップの角付近の領域に、より多くの人出カインタ
フェースセルを配列することが可能となる。
インタフェースセルは、半導体チップ上の外周部に配列
されている。電源配線は、半導体チップ上に形成されて
おり、入出力インタフェースセルの配列に重なる直線部
分と半導体チップの角に沿って曲がった角部分とを含ん
でいる。角部分は直線部分よりも幅の狭い多層に形成さ
れている。例えば、直線部分を単一金属層から構成し、
角部分を多重金属層から構成することにより、このよう
に角部分を直線部分よりも幅の狭い多層に形成すること
ができる。従って、角部分の電気抵抗を直線部分と同じ
ように低く維持したまま、該角部分の半導体チップ上に
占める面積を半導体チップの角付近の領域において減少
させ得る。このため、この減少した面積の分だけ直線部
分及び入出力インタフェースセルを形成可能な半導体チ
ップ部分がこの角付近において増加する。この結果、半
導体チップの角付近の領域に、より多くの人出カインタ
フェースセルを配列することが可能となる。
次に示す本発明の実施例から、本発明のこのような作用
がより明らかにされ、更に本発明の他の作用が明らかに
されよう。
がより明らかにされ、更に本発明の他の作用が明らかに
されよう。
［実施例コ
本発明の実施例を図面に基づいて説明する。
第１図に、本発明の一実施例であるマスクスライス方式
の半導体集積回路装置１！１０を示す。
の半導体集積回路装置１！１０を示す。
同図において、半導体集積回路装置１ｏは、半導体チッ
プ１２と、チップ１２の面１３の外周部に配列された多
数の入出力インタフェースセル１１と、面１３の中央部
に形成された多数の基本セル１７とを備えている。
プ１２と、チップ１２の面１３の外周部に配列された多
数の入出力インタフェースセル１１と、面１３の中央部
に形成された多数の基本セル１７とを備えている。
規則的に配列された多数の基本セルＩ７は、回路装置１
０の機能ブロックを構成しており、半導体チップＩ２上
の配線チャネル１８において、図示しない信号線、基本
セル用電源配線等の内部配線により電気的接続が施され
ている。
０の機能ブロックを構成しており、半導体チップＩ２上
の配線チャネル１８において、図示しない信号線、基本
セル用電源配線等の内部配線により電気的接続が施され
ている。
多数のインタフェースセル１１は、入出カインタフェー
ス回路を構成している。夫々のインタフェースセル１１
の所定部分は、外部電源と接続される入出力インタフェ
ース回路用電源配線Ｉ４と電気的接続されている。
ス回路を構成している。夫々のインタフェースセル１１
の所定部分は、外部電源と接続される入出力インタフェ
ース回路用電源配線Ｉ４と電気的接続されている。
電源配線１４は、多数のインタフェースセル１１に対し
所定の電圧を供給するために、インタフェースセル１１
の配列に沿って面１３及びインタフェースセル１２上に
形成されている。
所定の電圧を供給するために、インタフェースセル１１
の配列に沿って面１３及びインタフェースセル１２上に
形成されている。
第２図に、回路装置１０の半導体チップ１２の角付近に
おける構成を拡大して示す。
おける構成を拡大して示す。
同図において、電源配線は２つの電源配線１４ａ１１４
ｂを含んでいる。電源配線１４ａは、例えばＶｄｄを供
給する高電位電源に接続される配線であり、電源配線１
４ｂは、例えばＧＮＤを供給する低電位電源又は接地に
接続される配線である。電源配線１４ｇ、 １４ｂは、
配線チャネル１８に配置された図示しない内部配線に比
べて、より多くの電流が流れるように幅広に構成されて
いる。
ｂを含んでいる。電源配線１４ａは、例えばＶｄｄを供
給する高電位電源に接続される配線であり、電源配線１
４ｂは、例えばＧＮＤを供給する低電位電源又は接地に
接続される配線である。電源配線１４ｇ、 １４ｂは、
配線チャネル１８に配置された図示しない内部配線に比
べて、より多くの電流が流れるように幅広に構成されて
いる。
電源配線１４ａ、 １４ｂは、第２図に示したように、
インタフェースセル１１の配列上に重ねて形成された直
線部分１５１．１５ｂと、インタフェースセル１１が配
置されていない面１３上に形成された半導体チップＩ２
の角に沿って曲がった角部分１６ｇ、 １６ｂとを含ん
でいる。図中において、直線部分１５ａＳ１５ｂはシン
グルハツチングで、角部分１６ａＳ１６ｂはダブルハツ
チングで夫々示されている。直線部分１５ａ、 １５ｂ
は夫々、単一の導電性金属層から構成されている。一方
、角部分１６！、１６ｂは夫々、複数の導電性金属層に
より多層に形成されており、直線部分１５ａ、 １５ｂ
より厚く且つ幅が狭く形成されている。特に、角部分１
６ａＳ１６ｂの厚み及び幅は、その電気抵抗が、直線部
分１５ａ、１５ｂの電気抵抗と夫々同じになるように選
択されている。従って例えば、角部分１６ａ、 １６ｂ
の幅をより狭くするためには、その厚みをより厚くすれ
ば良い。
インタフェースセル１１の配列上に重ねて形成された直
線部分１５１．１５ｂと、インタフェースセル１１が配
置されていない面１３上に形成された半導体チップＩ２
の角に沿って曲がった角部分１６ｇ、 １６ｂとを含ん
でいる。図中において、直線部分１５ａＳ１５ｂはシン
グルハツチングで、角部分１６ａＳ１６ｂはダブルハツ
チングで夫々示されている。直線部分１５ａ、 １５ｂ
は夫々、単一の導電性金属層から構成されている。一方
、角部分１６！、１６ｂは夫々、複数の導電性金属層に
より多層に形成されており、直線部分１５ａ、 １５ｂ
より厚く且つ幅が狭く形成されている。特に、角部分１
６ａＳ１６ｂの厚み及び幅は、その電気抵抗が、直線部
分１５ａ、１５ｂの電気抵抗と夫々同じになるように選
択されている。従って例えば、角部分１６ａ、 １６ｂ
の幅をより狭くするためには、その厚みをより厚くすれ
ば良い。
角部分１６ｉ、 １６ｂの幅が狭いため、第２図から明
らかなように、第４図に示した従来例の如く直線部分と
角部分とを同じ幅で形成した場合と比較すると、その狭
めた幅に応じて直線部分１５！、１５ｂの長さが長くな
っていると共に該角部分１６ａｓ１６ｂの面１３に占め
る面積が減少している。このため、この減少した面積に
応じてインタフェースセルを形成可能な領域が面Ｉ３の
角付近において増加しており、この増加した領域に破線
で示したインタフェースセルｌｌａがインタフェースセ
ル１１の配列に隣接して配置されている。このように、
従来例と比べて、本実施例では、面１３の角付近の領域
において、インタフェースセルｌｌａの分だけインタフ
ェースセルが多く配列されている。
らかなように、第４図に示した従来例の如く直線部分と
角部分とを同じ幅で形成した場合と比較すると、その狭
めた幅に応じて直線部分１５！、１５ｂの長さが長くな
っていると共に該角部分１６ａｓ１６ｂの面１３に占め
る面積が減少している。このため、この減少した面積に
応じてインタフェースセルを形成可能な領域が面Ｉ３の
角付近において増加しており、この増加した領域に破線
で示したインタフェースセルｌｌａがインタフェースセ
ル１１の配列に隣接して配置されている。このように、
従来例と比べて、本実施例では、面１３の角付近の領域
において、インタフェースセルｌｌａの分だけインタフ
ェースセルが多く配列されている。
第３図に、本発明の他の実施例である半導体集積回路装
置の半導体チップの角付近における構成を拡大して示す
。
置の半導体チップの角付近における構成を拡大して示す
。
同図において、半導体チップ２２の面２３上に設けられ
た入出力インタフェース回路用電源配線は、２つの電源
配線２４！、２４ｂを含んでいる。電源配線２４１．２
４ｂは、入出力インタフェースセル２１の配列上に重ね
て形成された直線部分２５ａ、 ２５ｂと、インタフェ
ースセル２１が配置されていない面２３上に形成された
半導体チップ２２の角に沿って曲がった角部分２６ｉ、
２６ｂとを含んでいる。図中において、直線部分２５ｇ
、２５ｂはシングルハツチングで、角部分２８ａ、 ２
６ｂはダブルハツチングで夫々示されている。角部分２
６１．２６ｂは夫々、複数の導電性金属層により多層に
形成されており、単一の導電性金属層から構成された直
線部分２５ａ、 ２５ｂより、厚く且つ幅が狭く形成さ
れている。角部分２６ａ、 ２６ｂの厚み及び幅は、そ
の電気抵抗が直線部分２５！、 ２５ｂの電気抵抗と夫
々同じになるように選択されている。
た入出力インタフェース回路用電源配線は、２つの電源
配線２４！、２４ｂを含んでいる。電源配線２４１．２
４ｂは、入出力インタフェースセル２１の配列上に重ね
て形成された直線部分２５ａ、 ２５ｂと、インタフェ
ースセル２１が配置されていない面２３上に形成された
半導体チップ２２の角に沿って曲がった角部分２６ｉ、
２６ｂとを含んでいる。図中において、直線部分２５ｇ
、２５ｂはシングルハツチングで、角部分２８ａ、 ２
６ｂはダブルハツチングで夫々示されている。角部分２
６１．２６ｂは夫々、複数の導電性金属層により多層に
形成されており、単一の導電性金属層から構成された直
線部分２５ａ、 ２５ｂより、厚く且つ幅が狭く形成さ
れている。角部分２６ａ、 ２６ｂの厚み及び幅は、そ
の電気抵抗が直線部分２５！、 ２５ｂの電気抵抗と夫
々同じになるように選択されている。
角部分２６ａ、 ２６ｂの幅が狭いため、第３図から明
らかなように、第４図に示した従来例の如く直線部分と
角部分とを同じ幅で形成した場合と比較すると、その狭
めた幅に応じて直線部分２５ｂの長さが長くなっている
と共に該角部分２６ａ、 ２６ｂの面２３に占める面積
が減少している。このため、この減少した面積に応じて
インタフェースセルを形成可能な領域が面２３の角付近
において増加しており、この増加した領域に破線で示し
たインタフェースセル２１！が配置されている。このよ
うに本実施例では、特に電源配線２４ａ及び電源配線２
４ｂの間に設けられた電源配線のない面２３の領域を利
用して、インタフェースセル２１ａが配置されている。
らかなように、第４図に示した従来例の如く直線部分と
角部分とを同じ幅で形成した場合と比較すると、その狭
めた幅に応じて直線部分２５ｂの長さが長くなっている
と共に該角部分２６ａ、 ２６ｂの面２３に占める面積
が減少している。このため、この減少した面積に応じて
インタフェースセルを形成可能な領域が面２３の角付近
において増加しており、この増加した領域に破線で示し
たインタフェースセル２１！が配置されている。このよ
うに本実施例では、特に電源配線２４ａ及び電源配線２
４ｂの間に設けられた電源配線のない面２３の領域を利
用して、インタフェースセル２１ａが配置されている。
従来例と比べて、本実施例では、面２３の角付近の領域
において、インタフェースセル２１ａの分だけインタフ
ェースセルが多く配列されている。
において、インタフェースセル２１ａの分だけインタフ
ェースセルが多く配列されている。
［発明の効果］
以上説明したように、本発明の半導体集積回路装置によ
れば、電源配線は半導体チップ上において入出力インタ
フェースセルの配列に重なる直線部分と半導体チップの
角に沿って曲がった角部分とを含んでおり、角部分は直
線部分よりも幅の狭い多層に形成されているので、角部
分の電気抵抗を直線部分と同じように低く維持したまま
、該角部分の半導体チップ上に占める面積を半導体チッ
プの角付近の領域において減少させ得る。このため、こ
の減少した面積の分だけ直線部分及び入出力インタフェ
ースセルを形成可能な半導体チップ部分がこの角付近に
おいて増加する。この結果、半導体チップの角付近の領
域に、より多くの入出力インタフェースセルを配列する
ことが可能となる。従って、半導体チップ上により多く
の入出力インタフェースセルを配列し得る半導体集積回
路装置を提供することができる。
れば、電源配線は半導体チップ上において入出力インタ
フェースセルの配列に重なる直線部分と半導体チップの
角に沿って曲がった角部分とを含んでおり、角部分は直
線部分よりも幅の狭い多層に形成されているので、角部
分の電気抵抗を直線部分と同じように低く維持したまま
、該角部分の半導体チップ上に占める面積を半導体チッ
プの角付近の領域において減少させ得る。このため、こ
の減少した面積の分だけ直線部分及び入出力インタフェ
ースセルを形成可能な半導体チップ部分がこの角付近に
おいて増加する。この結果、半導体チップの角付近の領
域に、より多くの入出力インタフェースセルを配列する
ことが可能となる。従って、半導体チップ上により多く
の入出力インタフェースセルを配列し得る半導体集積回
路装置を提供することができる。
第１図は本発明の一実施例である半導体集積回路の要部
構成平面図、第２図は第１図の部分拡大平面図、第３図
は本発明の他の実施例の部分拡大平面図、第４図は従来
の半導体集積回路装置の部分拡大平面図である。 ｌＯ・・・・・・半導体集積回路装置、Ｉｌ、 Ｉｌａ
、 ２１．２１ａ・・・・・・入出力インタフェースセ
ル、１２．２２・・・・・・半導体チップ、１３．２３
・−・−面、１４．１４ａ １４ｂ ２４ａ ２４ｂ
−・・・電源配線、１５ａ、 １５ｂ、 ２５ａ、 ２
５ｂ、−・−直線部分、１６ａ１．６ｂ、 ２６ａ、
２６ｂ・・・・・・角部分、１７・・・・・・基本セル
、１８・・・・・・配線チャネル。 第１図 第３図 第２図 ５ｂ ４ｂ 第４図
構成平面図、第２図は第１図の部分拡大平面図、第３図
は本発明の他の実施例の部分拡大平面図、第４図は従来
の半導体集積回路装置の部分拡大平面図である。 ｌＯ・・・・・・半導体集積回路装置、Ｉｌ、 Ｉｌａ
、 ２１．２１ａ・・・・・・入出力インタフェースセ
ル、１２．２２・・・・・・半導体チップ、１３．２３
・−・−面、１４．１４ａ １４ｂ ２４ａ ２４ｂ
−・・・電源配線、１５ａ、 １５ｂ、 ２５ａ、 ２
５ｂ、−・−直線部分、１６ａ１．６ｂ、 ２６ａ、
２６ｂ・・・・・・角部分、１７・・・・・・基本セル
、１８・・・・・・配線チャネル。 第１図 第３図 第２図 ５ｂ ４ｂ 第４図
Claims (1)
- 半導体チップと、該半導体チップ上の外周部に配列さ
れた複数の入出力インタフェースセルと、該入出力イン
タフェースセルに所定の電圧を供給するために前記半導
体チップ上に形成されており前記入出力インタフェース
セルの配列に重なる直線部分と前記半導体チップの角に
沿って曲がった角部分とを含む電源配線とを備えており
、前記角部分は前記直線部分よりも幅の狭い多層に形成
されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168069A JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168069A JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456355A true JPH0456355A (ja) | 1992-02-24 |
| JP2551499B2 JP2551499B2 (ja) | 1996-11-06 |
Family
ID=15861264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168069A Expired - Fee Related JP2551499B2 (ja) | 1990-06-26 | 1990-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551499B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641978A (en) * | 1995-07-07 | 1997-06-24 | Intel Corporation | Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit |
| US7123084B2 (en) | 2004-06-24 | 2006-10-17 | Fujitsu Limited | Semiconductor integrated circuit and designing method for same |
-
1990
- 1990-06-26 JP JP2168069A patent/JP2551499B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641978A (en) * | 1995-07-07 | 1997-06-24 | Intel Corporation | Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit |
| US7123084B2 (en) | 2004-06-24 | 2006-10-17 | Fujitsu Limited | Semiconductor integrated circuit and designing method for same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551499B2 (ja) | 1996-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3154411B2 (ja) | Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ | |
| US4811073A (en) | Gate array arrangement | |
| US5401989A (en) | Semiconductor device having a basic cell region and an I/O cell region defined on a surface thereof | |
| KR910003544B1 (ko) | 반도체장치 | |
| US6479845B2 (en) | Pattern for routing power and ground for an integrated circuit chip | |
| EP0405460A2 (en) | Semiconductor device using standard cell system | |
| JP3390408B2 (ja) | 半導体集積回路 | |
| JP4932980B2 (ja) | オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ | |
| US5237184A (en) | Semiconductor integrated circuit | |
| US5229629A (en) | Semiconductor integrated circuit having improved cell layout | |
| JP3180612B2 (ja) | 半導体集積回路 | |
| KR930000614B1 (ko) | 반도체 집적회로장치 | |
| US4930000A (en) | Terminal assembly for an integrated semiconductor circuit | |
| EP0394878B1 (en) | Semiconductor device having multi-layered wiring structure | |
| JPH10284605A (ja) | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 | |
| US5434436A (en) | Master-slice type semiconductor integrated circuit device having multi-power supply voltage | |
| JPH0456355A (ja) | 半導体集積回路装置 | |
| JPS6095940A (ja) | 多重路信号分配システム | |
| US20040226735A1 (en) | Method and apparatus for integrated noise decoupling | |
| JPS6070742A (ja) | マスタ・スライス型半導体装置 | |
| KR100255060B1 (ko) | 반도체 장치 | |
| EP0136888A1 (en) | Large scale integration circuitry | |
| JPH04225548A (ja) | 集積回路装置 | |
| JPH0262062A (ja) | マスタースライス型半導体装置 | |
| JPH08316330A (ja) | 半導体集積回路のレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |