JPH0456892A

JPH0456892A - 映像処理装置

Info

Publication number: JPH0456892A
Application number: JP2165968A
Authority: JP
Inventors: Kesatoshi Takeuchi; 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-06-25
Filing date: 1990-06-25
Publication date: 1992-02-24
Anticipated expiration: 2012-01-08
Also published as: JP2568932B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、一つの映像画面上の一部に他の映像画面を重
畳する映像処理装置に関するものであり、特に、揺れの
ない画像を得ることができる映像処理装置に関するもの
である。

〔従来の技術〕

いわゆるパーソナルコンピュータ（パソコン）の分野で
は、パソコン映像中にテレビ映像などを重ねて表示する
ピクチャーインピクチャーと呼ばれる画像処理が行われ
るようになってきた。すなわち、パソコンとパソコンモ
ニタとの間に介在し、パソコン映像信号の他に外部から
の映像信号、特に、一般的な２：１インタ一レース映像
信号を映像メモリに取り込んで、パソコン映像画面の一
部にこの映像メモリより読み出した映像信号を合成して
表示する映像処理装置が開発されつつある。

〔発明が解決しようとする課題〕

ところで、前述した映像メモリ上の読み出し先頭位置ま
での画素アドレスの歩道は比較的高速で行われるので、
周波数が高い第１クロ、ツク信号が印加される。また映
像メモリの先頭位置からの画素アドレスの歩道による読
み出しは、映像メモリ上の先頭位置までの画素アドレス
の歩道に比べて低い周波数の第２クロック信号が印加さ
れる。これは映像メモリの先頭位置からの画素アドレス
の歩道による読み出し処理速度自体は高速であるか、読
み出されたデジタルＲＧＢ輝度信号をアナログ化するＤ
／Ａ変換処理か比較的低速であり、このＤ／Ａ変換処理
と同期を取るために周波数の低い第２クロック信号か印
加されるからである。

従来より、この周波数の高い第１クロック信号から周波
数の低い第２クロック信号に切り替わる際、つまり各フ
ィールドの立ち上がりにおける映像メモリの先頭より読
み出し先頭位置まで画素アドレスを歩進させ、読み出し
先頭位置より映像信号を読み出す際に、映像画面のふら
つきが生しることがあった。この原因は、タロツク発生
器のＰＬＬ部にジッタと呼ばれるロック不安定領域か存
在し、このジッタによって１クロック余分にパルスが発
生するためてあった。この映像画面のふらつきは、映像
か比較的速い動きをする場合には、人間の目が動きにご
まかされてあまり気にならないが、画面の動きが静止し
ている場合やゆっくり変化する場合には煩わしく感しる
。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の映像処理装置は、
第１映像信号のＲＧＢ輝度信号をデジタルＲＧＢ輝度信
号に変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段か
らのデジタルＲＧＢ輝度信号を記憶する映像記憶手段と
、この映像記憶手段から読み出されたデジタルＲＧＢ輝
度信号をアナログ化するＤ／Ａ変換手段と、第２映像信
号のＲＧＢ輝度信号を部分的に前記Ｄ／Ａ変換手段から
のＲＧＢ輝度信号に置き換えるミキシング手段と、第２
映像信号による画面中に前記Ｄ／Ａ変換手段からのＲＧ
Ｂ輝度信号による画面をどのように挿入するかを示す指
令に基づいて前記各手段を制御する制御手段とを備え、
この制御手段は水平方向の読出開始基準位置を読出開始
信号のタイミング制御に基づいて任意に設定することが
できるものであり、映像記憶手段からの水平ラインのド
ツト読み出しにおいて、映像記憶手段へ与えるドツトク
ロック信号を読出開始基準位置またはそこから所定ドツ
ト計数した位置で周波数の速い第１クロック信号から周
波数の遅い第２クロック信号に切り替えるものであり、
この第２クロック信号は読出開始信号に同期した信号を
基準位相信号として入力するＰＬＬ　（フェーズロック
ドグループ）で生成される。

〔作用〕

本発明に係る映像処理装置であれば、映像メモリ内の歩
道と読み出しに最適なりロック信号である第１クロック
信号と第２クロック信号をそれぞれ映像メモリに与えて
いるので、効率のよい高速な動作が可能である。また、
任意に設定した映像メモリの読み出し開始時の映像メモ
リに与えられる第２クロック信号を、ジッタの影響を受
けないタイミングで発生させることができる。

〔実施例〕第１図は本発明の一実施例である映像処理装置のブロッ
ク図であり、第２図はその映像処理装置とパソコンおよ
びパソコンモニタとの接続関係を示すブロック図である
。

映像処理装置１は、パーソナルコンピュータ２から到来
するパソコン映像信号３　（ＲＧＢ輝度信号および垂直
・水平同期信号）と、映像入力端子４から到来するＮＴ
ＳＣ複合映像信号５とを入力する。そして、映像処理装
置１はこれら２つの映像信号を合成し、パソコン映像信
号３の画面６の中にＮＴＳＣ複合映像信号５の画面７を
挿入した映像信号８をパソコンモニタ９に出力する。画
面７を画面６の中にどのように挿入するかは、パーソナ
ルコンピュータ２からの指令１０に基づいて行われる。

ＮＴＳＣ複合映像信号５は、図示省略したＴＶチューナ
やビデオデツキなどから映像入力端子４に与えられる。

つぎに、映像処理装置１の内部構成を説明する。

映像信号デコーダ２１は、映像入力端子４からのＮＴＳ
Ｃ複合映像信号を入力し、この映像信号からＲＧＢ輝度
信号および水平・垂直同期信号を抽出する。Ａ／Ｄ変換
器（ＡＤＣ）２２は、映像信号デコーダ２１から到来す
るＲＧＢ輝度信号２３を、デジタイズ制御部２４からの
クロック信号ＣＫＡＤのタイミングでデジタルＲＧＢ輝
度信号２５に変換する。映像メモリ２６は９６０行×３
０６列×４ビット構成になっており、これがＲｌＧ、Ｂ
の各色に対してそれぞれ設けられている。

デジタイズ制御部２４は、ＡＤＣ２２にクロック信号Ｃ
ＫＡＤを出力すると共に、映像メモリ２６に書込制御信
号ＷＥＴＶを出力する。クロック信号ＣＫＡＤは映像信
号デコーダ２１からの水平同期信号に同期した信号であ
り、水平同期信号の周期（例えば６３．５μｓ）の１／
Ｎ　（Ｎは正の整数）の周期を持つ。書込制御信号ＷＥ
ＴＶは、ＡＤＣ２２から到来するデジタルＲＧＢ輝度信
号２５の書き込みを許可する信号である。書込制御信号
ＷＥＴＶの具体的な形態は、映像メモリ２６の仕様によ
って異なるが、一般的には複数の制御信号の集合となる
。たとえば、映像メモリ２６の記憶画面における画素ア
ドレスを指定あるいは歩進させる信号、映像メモリ２６
の画面における画素単位での書き込みを許可する制御信
号、映像メモリ２６の記憶画面上における所望の端域の
みに書き込みを許可する制御信号、ＮＴＳＣ複合映像信
号５の画面における水平方向について所望の領域のみの
書き込みを許可する制御信号、同しく垂直方向について
所望の領域のみの書き込みを許可する制御信号などから
構成される。これらの制御信号は、すべてデジタイズ制
御部２４の内部で作成される書込基本同期信号を計数し
、計数結果か設定値に達したときに信号レベルを変化さ
せることにより作成されるものである。これらの設定値
はパーソナルコンピュータ２からの指令に基づいて調整
可能となっている。これらの設定値を適当に選択するこ
とにより、解像度やアスペクト比などを任意に特定する
ことが可能となる。また、各制御信号作成のための計数
は、ＮＴＳＣ複合映像信号５の垂直同期信号毎にリセッ
トされる。したがって、ＮＴＳＣ複合映像信号５のよう
にフィールド毎に垂直同期信号か挿入されている２：１
インタ一レース映像信号の書き込みは、フィールド単位
で行われる。

スーパーインポーズ制御部３１は、映像メモリ２６に格
納された映像データの読出制御を行う。

このスーパーインポーズ制御部３１は、パーソナルコン
ピュータ２から指令された条件に基づいて、映像メモリ
２６へ読出制御信号を送出し、Ｄ／Ａ変換器（ＤＡＣ）
３２ヘクロック信号ＣＫＤＡを送出し、ビデオスイッチ
３４ヘス−バーインポーズ許可信号４２を送出する。ス
ーパーインポーズ制御部３１による映像データの読み出
しは、デジタイズ制御部２４による書き込みとは完全に
独立して行われる。スーパーインポーズ制御部３１の内
部構成は第３図と共に後述する。

ＤＡＣ３２は、映像メモリ２６から読み出されたデジタ
ルＲＧＢ輝度信号４０を、クロック信号ＣＡＤＡのタイ
ミングでサンプリングしアナログＲＧＢ輝度信号４１に
変換する。

ビデオスイッチ３４は、スーパーインポーズ許可信号４
２に基づいてスイッチング制御され、ＤＡＣ３２から出
力されるアナログＲＧＢ輝度信号を入力端子３５から到
来するパソコン映像信号３のＲＧＢ輝度信号にスーパー
インポーズし、新たなＲＧＢ輝度信号４４として出力す
る。

映像信号出力端子３８は、ビデオスイッチ３４からのＲ
ＧＢ輝度信号４４と、映像信号入力端子３５からの水平
・垂直同期信号とを出力する端子であり、この出力端子
３８からの映像信号８　（ＲＧＢ輝度信号および同期信
号）はパソコンモニタ９に与えられる。

ここで、スーパーインポーズ制御部３１について詳述す
る。第３図は第１図に示したスーパーインポーズ制御部
３１及びその周辺回路のブロック回路図である。ここに
示される映像メモリ２６は、ソニー社製ＣＸＫ１２０６
であり、そのデータシート番号７１２１５−ＳＴの第２
７頁〜第３１頁には、読出ポートに係るタイミングチャ
ートが記載されている。使用するポートは上記データシ
ート第２頁のリードポート１である。

映像メモリ２６では、メモリ駆動クロック信号ＨＤＣＫ
がポート１シフト信号端子ＣＫＲＩに、メモリ垂直／水
平リセット信号ＭＲ５Ｔがポート１垂直クリア端子ＶＣ
ＬＲＩに、水平方向リセット信号ＨＲＳＴかポート１水
平クリア端子ＨＣＬＲ１に、垂直オフセット信号ＶＯＦ
Ｔ又は垂直ラインクロック信号ＶＬＣＫかポート１ライ
ンインクリメント端子ｌＮＣｌに、ポート１出カイネー
ブルＲＥＩ（負論理）がポート１出カイネーブル端子Ｒ
ＥＩ（負論理）にそれぞれ与えられる。又、アナログＲ
ＧＢ信号ＬＳＭＩｌｉ　（Ｒ，Ｇ、Ｂ中の１データがそ
れぞれ）がポート１データ出力ＤＯ□Ｏ＝　ＤＯ１３か
ら読み出される。

上記各端子に対応するポート１シフト信号ＣＫＲ１、ポ
ート１垂直クリアＶＣＬＲＩ、ポート１水平クリア信号
ＨＣＬＲ１、ポート１ラインインクリメント信号ｌＮＣ
ｌ、ポート１出カイネーブルＲＥＩ（負論理）により、
読出制御されるアナログＲＧＢ信号ＬＳＭＥＭは、Ｒ，
Ｇ、Ｂ毎に例えば４ビツトで、それぞ゛れポート１デー
タ出力ＤＯ−Ｄｏ１３より出力される。

ビデオスイッチ３４は切換信号入力端子に入力される切
換信号ＣＮＴ　（−スーパーインポーズ許可信号４２）
により、Ａ端子又はＢ端子の入力をＣ端子から出力する
。具体的には、切換信号ＣＮＴがハイレベルｒＨＪのと
きにＢ端子の入力を、ローレベルｒＬＪのときにＡ端子
の入力を、それぞれＣ端子から出力する。

ＣＰＵバス６１０は、パーソナルコンピュータ２に接続
されている。符号４２１は水平基準読出ドツトクロック
信号ＨＢＤＣＫを出力する水平基準読出ドツトクロック
発生器を示し、４２２は水平読出開始Ａ信号ＨＲＳＡ及
び水平読出方向リセット信号ＨＲ５Ｔを出力する水平読
出開始カウンタを示し、４２３は水平基準開始Ｂ信号Ｈ
ＲＳＢを出力する水平６４クロックカウンタを示し、４
２４は水平読出回数信号ＨＲＴを出力する水平読出回数
カウンタを示し、４２５は水平読出ドツトクロック信号
ＨＤＤＡを出力する水平読出ドツトクロック発生器を示
す。

また、メモリ垂直読出オフセットカウンタ４２６は水平
基準読出ドツトクロック発生器４２１のカウント数をパ
ーソナルコンピュータ２から任意に設定できる機能を有
しており、垂直読出オフセット信号ＶＲＯＦＴを出力す
る。垂直ブラッキング数カウンタ４２７は垂直ブラッキ
ング終了信号ＶＢＥを出力し、垂直読出開始カウンタ４
２８は垂直読出開始信号ＶＲ５を出力し、垂直読出回数
カウンタ４２９は垂直読出回数信号ＶＲＴを出力し、垂
直読出ラインクロック発生器４３０は垂直読出ラインク
ロック信号ＶＲＬＣＫを出力する。ＡＮＤ回路４３１は
スーパーインポーズ許可信号５ＥＮＢＬを出力し、ＯＲ
回路４３２は垂直読出オフセット信号ＶＴＯＦＴ又は垂
直読出ラインインクリメント信号ＶＲＬＣＫのいずれか
一方を、垂直読出クリア信号ＶＣＬＲＩとして出力し、
ＮＯＲ回路４３３はリードイネーブルＲＥＩ信号を出力
する。また、符号４３４゜４３５はトライステート回路
、４３６はインバータ回路を示す。

映像入力端子３５の一部をなす色入力端子５０６から到
来するアナログＲＧＢ輝度信号はビデオスイッチ３４の
Ａ端子に与えられる。入力端子３５の一部を成す同期端
子５０７から到来する水平同期信号ＨＳＰＣは、水平基
準読出ドツトクロック発生器４２１、水平読出開始カウ
ンタ４２２、水平６４クロックカウンタ４２３、水平読
出回数カウンタ４２４、垂直読出オフセットカウンタ４
２６、垂直ブラッキング数カウンタ４２７、垂直読出開
始カウンタ４２８、垂直読出回数カウンタ４２９、垂直
読出ラインクロック発生器４３０に与えられると共に、
出力端子３８の一部を成す同期信号端子４９０．４９１
へそれぞれ送出される。また、入力端子３５の一部を成
す同期端子５０８から到来する垂直同期信号ＶＳＰＣは
、映像メモリ２６、垂直オフセットカウンタ４２６、垂
直ブラッキング数カウンタ４２７、垂直読出開始カウン
タ４２８、垂直読出回数カウンタ４２９、垂直読出ライ
ンクロック発生器４３０に与えられると共に、出力端子
３８の一部をなす同期信号端子４９１へ送出される。

水平読出開始カウンタ４２２、水平６４クロックカウン
タ４２３及び水平読出回路カウンタ４２４は、水平同期
信号Ｈ５ＰＣによりそのカウント値かそれぞれリセット
される。垂直読出オフセットカウンタ４２６、垂直ブラ
ッキング数カウンタ４２７、垂直読出開始カウンタ４２
８および垂直読出回数カウンタ４２９は、垂直同期信号
ＶＳＰＣによりそのカウント値かそれぞれリセットされ
る。

水平基準読出ドツトクロック発生器４２１より発生され
た信号ＨＢＤＣＫは、水平読出開始カウンタ４２２、水
平６４クロックカウンタ４２３、水平読出回数カウンタ
４２４、垂直読出オフセットカウンタ４２６に与えられ
ると共に、トライステート回路４３５を介して映像メモ
リ２６のクロック信号ＨＤＣＫとして、映像メモリ２６
のポート１シフト信号端子ＣＫＲＩに送出される。

また、水平読出ドツトクロック発生器４２５は水平読出
開始Ｂ信号ＨＲ８Ｂに同期し、水平読出開始Ｂ信号ＨＲ
ＳＢの周波数のＮ２倍の周波数の信号を出力するＰＬＬ
回路により構成されており、水平読出ドツトクロック信
号ＨＤＤＡを出力する。

ＰＬＬ回路を含めた水平読出部分の構成を第４図に示す
。このＰＬＬ回路は、電圧制御発振器（Ｖ　ＣＯ）の信
号を基準クロック信号に同期させて、安定なりロック信
号を生成させる回路である。

この水平読出ドツトクロック発生器４２５て発生した水
平読出ドツトクロック信号ＨＤＤＡは、トライステート
回路４３４を介して映像メモリ２６のクロック信号ＨＤ
ＣＫとして映像メモリ２６のポート１シフト信号端子Ｃ
ＫＲＩ及びＤＡＣ３２へ与えられ、ディジタルＲＧＢ輝
度信号ＬＳＭＥＭの読出クロック信号及びＤＡＣ３２の
変換クロック信号として用いられる。

更に、垂直読出ラインクロック発生器４３０は垂直同期
信号ｖｓｐｃに同期し、垂直同期信号ＶＳＰＣの周波数
のＮ３倍の周波数の信号を出力するＰＬＬ回路により構
成されており、垂直読出ラインクロック信号ＶＲＬＣＫ
を出力する。この垂直続出ラインクロック発生器４３０
から発生した垂直読出ラインクロック信号ＶＲＬＣＫは
、映像メモリ２６のクロック信号ＨＤＣＫと同期してお
り、ＯＲ回路４３２を介して映像メモリ２６の垂直方向
のアドレスであるラインアドレスを進めるポート１ライ
ンインクリメント端子ｌＮＣｌに与えられると共に、Ｏ
Ｒ回路４３２、ＮＯＲ回路４３３を介してポート１出カ
イネーブルＲＥＩ端子（負論理）へ与えられる。

スーパーインポーズ制御部３１は、これら水平基準読出
ドツトクロック信号ＨＢＤＣＫ、水平読出ドツトクロッ
ク信号ＨＤＤＡ及び垂直読出ラインクロック信号ＶＲＬ
ＣＫにより、基本的なタイミングを得ている。

また、垂直続出オフセットカウンタ４２６は映像メモリ
２６の読出開始オフセット点を決めるため、垂直同期信
号ｖｓｐｃによりカウント値がリセットされた後に、水
平基準読出ドツトクロック発生器４２１から出力される
水平基準読出ドツトクロック信号ＨＢＤＣＫに同期しな
がら、映像メモリ２６の垂直方向のラインアドレスを歩
進する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２
へ送出する。

更に、垂直ブラッキング数カウンタ４２７にはアナログ
ＲＧＢ輝度信号ＬＳＰＣの垂直バックポーチ領域を削除
させるためのカウンタ（図示せず）がある。このカウン
タは水平同期信号Ｈ５ＰＣのクロック数をカウントし、
垂直バックポーチ領域を過ぎると垂直ブラッキング終了
信号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。

垂直読出開始カウンタ４２８は垂直ブラッキング数カウ
ンタ４２７から送出される許可信号（垂直ブラッキング
終了信号ＶＢＥ）を受けて、水平同期信号Ｈ８ＰＣのク
ロック数をカウントし、映像メモリ２６からの垂直方向
に対する続出開始許可信号（垂直読出開始信号）をＶＨ
３垂直読出回数カウンタ４２９へ出力する。垂直読出回
数カウンタ４２９は垂直読出開始カウンタ４２８から送
出される許可信号（制御信号ＶＨ５）を受けて、水平同
期信号ＨＳＰＣのクロック数をカウントし、映像メモリ
２６からの垂直方向に対する読出期間を示す信号、すな
わち垂直読出回数信号ＶＲＴをＡＮＤ回路４３１へ出力
する。

そして、以上に説明した垂直読出オフセットカウンタ４
２６、垂直ブラッキング数カウンタ４２７、垂直読出開
始カウンタ４２８、垂直読出回数カウンタ４２９及び垂
直読出ラインクロック発生器４３０により、映像メモリ
２６に対する垂直方向の読出し制御が行われる。

なお、垂直読出オフセットカウンタ４２６がカウントす
る水平基準読出ドツトクロック信号ＨＢＤＣＫのクロッ
ク数、垂直読出開始カウンタ４２８がカウントする水平
同期信号Ｈ３ＰＣのクロック数及び垂直読出回数カウン
タ４２９がカウントする水平同期信号Ｈ３ＰＣのクロッ
ク数は、パーソナルコンピュータ２の命令によりそれぞ
れ所要の値が設定される。

一方、水平読出開始カウンタ４２２は、水平基準読出ド
ツトクロック発生器４２１から送出される水平基準続出
ドツトクロック信号ＨＢＤＣＫのクロック数をカウント
し、映像メモリ２６の水平方向に対する読出開始許可信
号（水平読出開始Ａｉ号ＨＲＳＡ）を水平６４クロック
カウンタ４２３へ送出する。水平６４クロックカウンタ
４２３は水平読出開始カウンタ４２２から送出される許
可信号（水平読出開始Ａ信号ＨＲ３Ａ）を受けて、水平
基準読出ドツトクロック発生器４２１から出力される水
平基準読出ドツトクロック信号ＨＢＤＣＫのクロック数
をカウントする。

そして、そのカウント値が映像メモリ２６の読出時の特
性である６４クロックになると、水平読出開始Ｂ信号Ｈ
ＲＳＢを水平読出回数カウンタ４２４、水平読出ドツト
クロック発生器４２５及びＡＮＤ回路４３１へ出力する
。水平読出回数カウンタ４２４は水平基準読出ドツトク
ロック発生器４２１から送出される水平基準読出ドツト
クロック信号ＨＢＤＣＫのクロック数をカウントし、映
像メモリ２６の水平方向に対する読出期間の許可信号（
水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出す
る。

かくして、水平読出開始カウンタ４２２、水平６４クロ
ックカウンタ４２３及び水平読出回数カウンタ４２４に
より、映像メモリ２６に対する水平方向の読出制御が行
われる。なお、水平読出開始カウンタ４２２かカウント
する水平基準読出ドツトクロック信号ＨＢＤＣＫのクロ
ック数、水平読出回数カウンタ４２４かカウントする基
準ドツトクロック信号ＨＢＤＣＫのクロック数は、パー
ソナルコンピュータ２によりそれぞれ所要の値に設定さ
れる。

次に、スーパーインポーズ制御部３１の動作について、
第５図、第６図、第７図を参照して説明する。なお、第
５図は映像メモリ２６の垂直方向の読出許可のタイミン
グチャートであり、第６図は映像メモリ２６の垂直オフ
セットのタイミングチャートであり、第７図は映像メモ
リ２６の水平方向の読出許可のタイミングチャートであ
り、第８図は映像メモリ２６の水平方向の読み出しのタ
イミングチャートである。

まず、映像メモリ２６の垂直方向の読出許可について、
第５図を参照して説明する。

垂直同期信号ｖｓｐｃがハイレベルｒＨＪになると（第
５図（ａ）参照）、垂直ブラッキング数カウンタ４２７
、垂直読出開始カウンダ４２８及び垂直読出回数カウン
タ４２９がリセットされ、垂直ブラッキング終了信号Ｖ
ＢＥ、垂直読出開始信号ＶＲ５及び垂直読出回数信号Ｖ
ＲＴがそれぞれローレベルｒＬＪになり（第５図（ｄ）
（ｅ）、（ｆ）参照）、垂直ブラッキング数カウンタ４
２７が水平同期信号ＨＳＰＣのクロック数をカウントし
、垂直ハックポーチ領域を過ぎると垂直ブラッキング終
了信号ＶＢＥをハイレベルｒＨＪにする（第５図（ｄ）
参照）。垂直ブラッキング終了信号ＶＢＥかハイレベル
ｒＨＪになると、垂直読出開始カウンタ４２８か水平同
期信号ＨＳＰＣのクロック数のカウントを開始する。そ
して、垂直読出開始カウンタ４２８がパーソナルコンピ
ュータ２の設定した値をカウントすると、垂直読出開始
信号ＶＲ５をハイレベルｒＨＪにする（第５図（ｅ）参
照）。垂直読出開始信号ＶＲ８がハイレベルｒＨＪにな
ると、映像メモリ２６の垂直方向に対して、ディジタル
ＲＧＢ信号ＬＳＭＥＭの読み出しの開始が許可されたこ
とになるので、垂直読出回数カウンタ４２９が水平同期
信号Ｈ８ＰＣのクロック数のカウントを開始する。

垂直読出口数カウンタ４２９かパーソナルコンピュータ
２により設定された値をカウントすると、垂直読出回数
信号ＶＲＴをハイレベルｒＨＪにする（第５図（ｆ）参
照）。

垂直読出開始信号ＶＲＳがハイレベルｒＨＪであり、か
つ垂直読出回数信号ＶＲＴがローレベルｒＬＪである期
間において、水平読出開始Ｂ信号ＨＲ３Ｂがハイレベル
「Ｈ」、水平読出回数信号ＨＲＴがローレベルｒＬＪで
あれば、ＡＮＤ回路４３１からハイレベルｒＨＪのスー
パーインポーズ許可信号５ＥＮＢＬが出力される。従っ
て、映像メモリ２６では、この間の垂直方向の読出許可
に基づいてディジタルＲＧＢ信号ＬＳＭＥＭの読み出し
が行われる。

次に、映像メモリ２６の垂直オフセットについて、第６
図を参照して説明する。

垂直同期信号ｖｓｐｃがハイレベルｒＨＪになると（第
６図（ａ）参照）、垂直読出オフセットカウンタ４２６
はリセットされた後、水平基準読出ドツトクロック信号
ＨＢＤＣＫのクロック数のカウントを開始する。この垂
直読出オフセットカウンタ４２６かパーソナルコンピュ
ータ２の設定した値をカウントしながら、垂直読出オフ
セット信号ＶＲＯＦＴをＯＲ回路４３２を介して映像メ
モリ２６のポートラインインクリメントｌＮＣｌに与え
（第６図（ｃ）参照）、映像メモリ２６の垂直方向の読
出アドレス値をオフセットする。

そのとき、ＮＯＲ回路４３３に垂直同期信号ＶＳＰＣ及
び垂直読出オフセット信号ＶＲＯＦＴが与えられている
ので、リードイネーブル信号ＲＥ１（負論理）が映像メ
モリ２６のリードイネーブル端子Ｒ，Ｅ１（負論理）に
与えられ、読出し可とされる。そして、パーソナルコン
ピュータ２により設定された値をカウントすると垂直オ
フセットがなされるため、垂直読出オフセットカウンタ
４２６は垂直読出オフセット信号ＶＲＯＦＴの出力を次
の垂直同期信号ｖｓｐｃの到来まで停止する。

次に、映像メモリ２６の水平方向の読出し許可について
、第７図を参照して説明する。

水平同期信号Ｈ５ＰＣか出力されると、水平読出開始カ
ウンタ４２２、水平６４クロックカウンタ４２３及び水
平読出口数カウンタ４２４がリセットされ、水平読出開
始開始Ａ信号ＨＲ３Ａ、水平読出開始開始Ｂ信号ＨＲ５
Ｂ及び水平読出回数信号ＨＲＴがローレベル、「Ｌ」に
なる（第７図（ｄ）、（ｅ）、（ｆ）参照）。そして、
水平読出開始カウンタ４２２は水平基準読出ドツトクロ
ック発生器４２１か出力する水平基準読出ドツトクロッ
ク信号ＨＢＤＣＫのクロック数をカウントし、そのカウ
ント値かパーソナルコンピュータ２によって設定した値
になると、水平読出開始Ａ信号ＨＲ３Ａをハイレベルｒ
ＨＪにする（第７図（ｄ）参照）。水平読出開始Ａ信号
ＨＲＳＡがハイレベルｒＨＪになると、水平６４クロッ
クカウンタ４２３が基準読出ドツトクロック信号ＨＢＤ
ＣＫのクロック数をカウントし、そのカウント値が６４
になると、水平読出開始Ｂ信号ＨＲ３Ｂをハイレベルｒ
ＨＪにする（第７図（ｅ）参照）。

なお、水平６４クロックカウンタ４２３は映像メモリ２
６の特性上、「６４」のカウント値で水平読出開始Ｂ信
号ＨＲ３ＢのハイレベルｒＨＪを生じるもので、６４に
限る訳ではない。

上記水平読出開始Ｂ信号ＨＲ３Ｂがノ＼イレベルｒＨＪ
になると、映像メモリ２６の水平方向の読出か許可され
たことになり、また、水平読出回数カウンタ４２４は水
平基準読出ドツトクロック信号ＨＢＤＣＫのクロック数
のカウントを開始する。

そしてそのカウント値がパーソナルコンピュータ２によ
って設定した値になると、水平読出回数信号ＨＲＴをハ
イレベルｒＨＪにする（第７図（ｆ）参照）。さらに、
水平読出ドツトクロック発生器４２５は水平読出開始Ｂ
信号ＨＲ５Ｂに同期し、水平読出ドツトクロック信号Ｈ
ＤＤＡを出力する。

垂直読出開始信号ＶＲ３がハイレベルｒＨＪ、垂直読出
回数信号ＶＲＴがローレベルｒＬＪであるときに、水平
読出開始Ｂ信号ＨＲ３ＢがハイレベルｒＨＪであり、か
つ水平読出回数信号ＨＲＴがローレベルｒＬＪである期
間だけ、水平読出回数信号ＨＲＴを受けるＡＮＤ回路４
３１からは、ハイレベルｒＨＪのスーパーインポーズ許
可信号信号５ＥＮＢＬか出力される。従って、映像メモ
リ２６では、この間の垂直方向の読出許可に基づいて、
ディジタルＲＧＢ信号ＬＳＭＥＭか読み出される。

次に、映像メモリ２６の水平方向の読み出しについて、
第８図〜第１１図を参照して説明する。

映像メモリ２６には駆動クロック信号ＨＤＣＫか与えら
れるが、この駆動クロック信号ＨＤＣＫは水平基準読出
ドツトクロック信号ＨＢＤＣＫ（第８図（ｅ）参照）と
水平読出ドツトクロック信号ＨＤＤＡ　（第８図（ｆ）
参照）から生成される。つまり、スーパーインポーズ許
可信号５ＥＮＢＬがローレベルｒＬＪのときは、トライ
ステート回路４３５が動作して、水平基準読出ドツトク
ロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとし
て映像メモリ２６に与えられる（第８図（ｄ）、（ｅ）
、（ｇ）参照）。また、スーパーインポーズ許可信号５
ＥＮＢＬかハイレベルｒＨＪになると、水平読出ドツト
クロック信号ＨＤＤＡが駆動クロック信号ＨＤＣＫとし
て映像メモリ２６に与えられる（第８図（ｄ）、（ｆ）
、（ｇ）参照）。このときに、映像メモリ２６からのデ
ィジタル信号ＬＳＭＥＭの読み出し及びＤＡＣ３２のア
ナログ変換か行われる。

この内容を詳細に説明すると、スーパーインポーズ許可
信号５ＥＮＢＬがローレベルｒＬＪのときは、映像メモ
リ２６からの読み出しは行われず、垂直読出オフセット
点までのアドレスの歩進や、スーパーインポーズが行わ
れない水平／垂直領域のディジタルＲＧＢ信号のいわば
読み飛しか行われる。この場合はメモリ内だけの動作な
ので、周波数の高い信号である水平基準読出ドツトクロ
ック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとして
映像メモリ２６に与えられる。一方、スーパーインポー
ズ許可信号５ＥＮＢＬがハイレベルｒＨＪのときは、映
像メモリ２６からの読み出しか行われる。この場合には
ＤＡＣ３２のアナログ変換との同期合せか必要なので、
周波数の低い信号である水平読出ドツトクロック信号Ｈ
ＤＤＡが駆動クロック信号ＨＤＣＫとして映像メモリ２
６に与えられる。

水平基準読出ドツトクロックＨＢＤＣＫは、水平読出ド
ツトクロックＨＤＤＡに比べて約１００倍周波数が高い
。第８図（ｅ）の水平基準読出ドツトクロックＨＢＤＣ
Ｋも、実際はもっと細かい波形であるが、実際の波形を
そのまま用いるのでは細かすぎて描画か難しいので、約
１０分の１の周波数に直して表示している。

ところで、従来の画像処理装置では映像メモリ２６に与
えられるクロック信号が水平基準読出ドツトクロックＨ
ＢＤＣＫから、水平読出ドツトクロックＨＤＤＡに切り
替わるタイミングの、水平読出ドツトクロックＨＤＤＡ
の状態は一定でなかった。この理由は以下の通りである
。

水平基準読出ドツトクロックＨＢＤＣＫから水平読出ド
ツトクロックＨＤＤＡに切り替わるタイミングは、スー
パーインポーズ許可信号５ＥＮＢＬによって与えられる
が、この信号は水平基準開始Ｂ信号ＨＲ５Ｂかハイレベ
ルｒＨＪとなるタイミングと同期している。そして、こ
の水平基準開始Ｂ信号ＨＲ３Ｂは水平基準開始Ａ信号Ｈ
Ｒ３ＡかハイレベルｒＨＪとなった時点から６４クロッ
ク経過後にハイレベルｒＨＪとなる。さらに、この水平
基準開始Ａ信号ＨＲ５ＡがハイレベルｒＨＪとなるタイ
ミングは、パーソナルコンピュータ２て水平読出開始カ
ウンタ４２２の設定値を書き替えることによって自在に
変更できる。スーパーインポーズ許可信号５ＥＮＢＬは
このような可変信号である水平基準開始Ａ信号ＨＲＳＡ
に間接的に同期しているため、スーパーインポーズ許可
信号５ＥＮＢＬがハイレベルｒＨＪとなるタイミングも
可変になる。これに対して水平読出ドツトクロックＨＤ
ＤＡは水平同期信号ＨＳＰＣと同期した一定周期を持つ
信号である。そのため、スーパーインポーズ許可信号５
ＥＮＢＬかハイレベルｒＨＪになるタイミングにおける
水平読出ドツトクロックＨＤＤＡの状態は確定的なもの
ではなかった。

スーパーインポーズ許可信号５ＥＮＢＬがハイレベルｒ
ＨＪになるタイミングにおける水平読出ドツトクロック
ＨＤＤＡの状態か不確定であると、前述したシックの影
響を受けて、駆動クロック信号ＨＤＣＫに余分なパルス
が発生する場合がある。

以下にこの問題について説明する。

まず、映像メモリ２６に与えられるタロツク信号が水平
基準続出ドツトクロックＨＢＤＣＫから、水平読出ドツ
トクロックＨＤＤＡに切り替わるタイミングでの水平読
出ドツトクロックＨＤＤＡの状態は、第９図に示す４つ
状態が考えられる。第１状態は切り替わる前後でハイレ
ベルｒＨＪを維持した状態である（第９図（ｃ）参照）
。そして第２状態は切り替わる前後でローレベルｒＬＪ
を維持した状態である（第９図（ｄ）参照）。また第３
状態は切り替わるタイミングで／１イレベルｒＨＪから
ローレベルｒＬＪに変化する状態である（第９図（ｅ）
参照）。さらに第４状態は切り替わるタイミングでロー
レベルｒＬＪからノ１イレベルｒＨＪに変化する状態で
ある（第９図（ｆ）参照）。駆動クロック信号ＨＤＣＫ
は、水平基準読出ドツトクロックＨＢＤＣＫと水平読出
ドツトクロックＨＤＤＡとが合成された信号である（第
９図（ｇ）、（ｈ）、（ｉ）、（ｊ）参照）。

この第３状態の場合にジッタによる影響を受ける。つま
り、第３状態ではジッタの影響かなければ、スーパーイ
ンポーズ許可信号５ＥＮＢＬがハイレベルｒＨＪとなる
タイミングと水平読出ドツトクロックＨＤＤＡがハイレ
ベルｒＨＪからローレベルｒＬＪに変化するタイミング
は一致するが（第１０図（ｃ）参照）、ジッタの影響を
受けると後ろに信号がずれるか（第１０図（ｄ）参照）
、または前に信号がずれる（第１０図（ｅ）参照）。

このずれによって、駆動クロック信号ＨＤＣＫもずれを
含んだ信号になる（第１０図（ｆ）、（ｇ）、（ｈ）参
照）。そして、ジッタの影響で後ろに信号がずれた場合
は、ジッタの影響がない場合又はジッタの影響で前に信
号がずれた場合に比べて、１パルス余分なりロック信号
が発生してしまう。このために、従来の映像処理装置で
は部分的な画像の乱れが発生していた。

本実施例はこの余分なパルスか発生しないよう工夫した
しのである。つまり、スーパーインポーズ許可信号５Ｅ
ＮＢＬかハイレベルｒＨＪになるタイミングと同じタイ
ミングで水平読出ドツトクロックＨＤＤＡを発生させる
ことによって、常に第４状態の信号（第９図（ｆ）参照
）を維持させようというものである。そして映像メモリ
には、第４状態の駆動クロック信号ＨＤＣＫか印加され
る（第９図（ｊ）参照）。このタイミングであれば、た
とえジッタか発生しても余分なパルスは発生しない。こ
の理由は以下の通りである。

駆動クロック信号ＨＤＣＫが第４状態を維持した場合も
、第３状態と同様、ジッタの影響で信号が後ろにずれた
り、または前にずれたりする。この場合の駆動クロック
信号ＨＤＣＫは、第３状態と同様、ずれを含んだ信号に
なるか、クロック信号のパルス幅が変わるだけで、パル
ス数自体が変わることはない（第１１図（ｆ）、（ｇ）
、（ｈ）参照）。つまり、常に第４状態が維持できれば
、たとえジッタが発生しても余分なパルスが発生するこ
とかなく、鮮明な画像か得られる。

なお、本実施例では第４状態を保持させることによって
従来からの問題を解消したが、第１状態または第２状態
を保持させても、同様な効果か得られる。

さらに、上述したタイミングチャートは、−例であり、
例えば各信号か正論理又は負論理であっても上述した動
作をすることができる。

次に、映像メモリ２６から読み出され後の本実施例の動
作について説明する。

前述のように色入力端子５０６から到来するアナログＲ
ＧＢ信号ＬＳＰＣはビデオスイッチ３４のＡ点に入力さ
れる。又、映像メモリ２６から読み出され、ＤＡＣ３２
によりアナログ変換されたアナログＲＧＢ信号ＬＳＤＡ
はビデオスイッチ３４のＢ点に入力されている。従って
、スーパーインポーズ許可信号５ＥＮＢＬによるビデオ
スイッチ３４の切り換えにより、ビデオスイッチ３４の
出力であるアナログＲＧＢ信号ＬＳＭＯＮは、色入力端
子５０６から到来するアナログＲＧＢ信号ＬＳＰＣに対
応する画像の中に、アナログ変換されたＲＧＢ信号ＬＳ
ＤＡに対応する画像をスパーインポーズした画像に対応
する信号ＬＳＭＯＮとして、出力端子５０５から出力さ
れる。また、アナログＲＧＢ信号ＬＳＭＯＮの出力とと
もに、水平同期信号及び垂直同期信号ｖｓｐｃも出力端
子３８（出力端子５０５を含む）から出力される。

なお、上述したタイミングチャートは、−例であり、各
信号が正論理又は負論理であっても上述した動作をする
ことができる。

又、第３図の構成から判るように、ハイレベルｒＨＪの
スーパーインポーズ許可信号５ＥＮＢＬかＮＯＴ回路４
３６を介してトライステート回路４３４に出力されてい
るときは、トライステート回路４３４が動作して、水平
読出ドツトクロック信号ＨＤＤＡが駆動クロック信号Ｈ
ＤＣＫとして送出される。逆に、スーパーインポーズ許
可信号５ＥＮＢＬがローレベルｒＬＪのときは、トライ
ステート回路４３５が動作して、水平基準読出ドツトク
ロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとし
て映像メモリ２６へ与えられている。

すなわち、スーパーインポーズ許可信号５ＥＮＢＬかハ
イレベルｒＨＪてスーパーインポーズが行われるときに
は、水平読出ドツトクロック発生器４２５から出力され
る水平読出ドツトクロックＨＤＤＡにより映像メモリ２
６がアクセスされて、スーパーインポーズに十分な速度
でディジタルＲＧＢ信号ＬＳＭＥＭの読出しが行われる
。一方、スーパーインポーズ許可信号５ＥＮＢＬかロー
レベルｒＬＪでスーパーインポーズが行われないときに
は、水平基準読出ドツトクロック発生器４２１から出力
される水平読出ドツトクロックＨＤＤＡより１００倍周
波数が高い水平基準読出ドツトクロックＨＢＤＣＫによ
り映像メモリ２６がアクセスされて、垂直読出オフセッ
ト点までのアドレスの歩道や、スーパーインボーズが行
われない水平／垂直領域のディジタルＲＧＢ信号のいわ
ば読み飛しか行われ、次のスーパーインポーズ許可信号
５ＥＮＢＬがハイレベルｒＨＪとなるタイミングに備え
ることになる。

かかる動作により、第２図のパソコンモニタ９に示すよ
うにパソコン映像信号による親画面６の中に外部からの
映像信号による子画面７を挿入した複合画面を得ること
かできる。

〔発明の効果〕

以上説明したように本発明の画像処理装置によれば、ジ
ッタによる影響を受けることなく、ド・ントの数が安定
したクロック信号を映像メモリに与えることができ、水
平方向にふらつきの生じない映像を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
この実施例の適用例を示すブロック図、第３図はスーパ
ーインポーズ制御部の内部構成を示すブロック図、第４
図はスーパーインポーズ制御部の水平読出部分の内部構
成を示すブロック図、第５図から第９図はそれぞれスー
パーインポーズ制御部の動作を示す波形図、第１０図は
第３状態のジッタの影響を示す波形図、第１１図は第４
状態のジッタの影響を示す波形図である。１・・・映像処理装置、２・・・パーソナルコンピュー
タ、３・・・パソコン映像信号、５・・・ＮＴＳＣ複合
映像信号、６・・・親画面、７・・・子画面、９・・・
パソコンモニタ、２１・・・映像信号デコーダ、２２・
・・ＡＤＣ。２４・・・デジタイズ制御部、２６・・・映像メモリ、
３１・・スーパーインポーズ制御部、３２・・・ＤＡＣ
。３４・・・ビデオスイッチ、３５・・・映像入力端子、
３８・・・映像出力端子。

Claims

【特許請求の範囲】　第１映像信号のＲＧＢ輝度信号をデジタルＲＧＢ輝度
信号に変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段からのデジタルＲＧＢ輝度信号を記
憶する映像記憶手段と、この映像記憶手段から読み出されたデジタルＲＧＢ輝度
信号をアナログ化するＤ／Ａ変換手段と、第２映像信号
のＲＧＢ輝度信号を部分的に前記Ｄ／Ａ変換手段からの
ＲＧＢ輝度信号に置き換えるミキシング手段と、前記第２映像信号による画面中に前記Ｄ／Ａ変換手段か
らのＲＧＢ輝度信号による画面をどのように挿入するか
を示す指令に基づいて前記各手段を制御する制御手段と
を備えた映像処理装置において、前記制御手段は水平方向の読出開始基準位置を読出開始
信号のタイミング制御に基づいて任意に設定することが
できるものであり、前記映像記憶手段からの水平ラインのドット読み出しに
おいて、前記映像記憶手段へ与えるドットクロック信号
を前記読出開始基準位置またはそこから所定ドット計数
した位置で周波数の速い第１クロック信号から周波数の
遅い第２クロック信号に切り替えるものであり、この第２クロック信号は前記読出開始信号に同期した信
号を基準位相信号として入力するＰＬＬ（フェーズロッ
クドグループ）で生成されるものであることを特徴とす
る映像処理装置。