JPH09120277A - 独立フレーム・バッファを同期させる装置及び方法 - Google Patents

独立フレーム・バッファを同期させる装置及び方法

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JPH09120277A JP8089922A JP8992296A JPH09120277A JP H09120277 A JPH09120277 A JP H09120277A JP 8089922 A JP8089922 A JP 8089922A JP 8992296 A JP8992296 A JP 8992296A JP H09120277 A JPH09120277 A JP H09120277A
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Abstract

(57)【要約】 【課題】 同じコンピュータ上または別々のコンピュー
タ上に存在する複数のフレーム・バッファの垂直ブラン
キングの同期を必要とする装置で同期を行う。 【解決手段】 必要な同期を得るために、１つのフレー
ム・バッファがマスタとして指定される。マスタ・フレ
ーム・バッファは、それ自体上でのあらゆる垂直同期事
象の開始時に状態が変化する（０から１へ、あるいは１
から０へ）、フィールドと呼ばれる信号を提供する。他
のすべてのフレーム・バッファはスレーブになるように
設定される。スレーブのタイミング・ジェネレータは、
マスタのフィールド信号をサンプリングする。スレーブ
は、マスタのフィールド信号の状態が変化したことを検
出すると、それら自体の内部タイミングを一致するよう
に設定し、それによってフレーム同期を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、詳細には、データをフレーム・バッファ
から出力表示装置へ送り処理するために使用されるＲＡ
ＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−
アナログ変換器）に関する。
【０００２】
【従来の技術】デスクトップ・コンピュータの動作速度
の増加に伴う１つの重要な問題は、情報を出力表示装置
へ送る速度を増加させる方法を見つけることであった。
現在利用できる多数の様々なデータの形式は、大量のデ
ータを送る必要がある。たとえば、コンピュータ出力表
示モニタが、画面上に一度に１２８０×１０２４画素が
表示され、各画素を決めるために３２ビットが使用され
るカラー・モードで動作している場合、表示される個別
の各画像（「フレーム」と呼ばれる）に対して合計で４
００万ビットを超える情報を画面へ送らなければならな
い。通常、毎秒５億ビットが表示され、したがって、そ
のようなシステムでは毎秒１５億ビットを送らなければ
ならない。これには非常に大量の処理能力が必要であ
る。
【０００３】そのような大量の情報を出力表示装置供給
供するために、コンピュータ・システムは通常、出力デ
ィスプレイ上に表示すべき画素データを保持するフレー
ム・バッファを使用する。
【０００４】通常、フレーム・バッファは、表示すべき
１データ・フレームを記憶するためにかなりの量のラン
ダム・アクセス・メモリを必要とする。フレーム・バッ
ファ中の情報は、フレーム・バッファからディスプレイ
へ毎秒６０回以上送られる。各転送後（または転送
中）、フレーム・バッファ中の画素データは、次のフレ
ームに表示すべき新しい情報で更新される。
【０００５】ＤＲＡＭフレーム・バッファでは、画素デ
ータは、それが書き込まれたときと同じポートから読み
取ることができる。ＶＲＡＭフレーム・バッファでは、
主画素ポートがレンダリング用に解放されたままになる
ように別のビデオ・データ・ポートが追加される。情報
をフレーム・バッファからディスプレイへ送り、同時
に、他の情報をフレーム・バッファにロードすることが
できるように、２ポート付きビデオ・ランダム・アクセ
ス・メモリ（ＶＲＡＭ）またはフレーム・バッファ・ラ
ンダム・アクセス・メモリ（ＦＢＲＡＭ）で動的ランダ
ム・アクセス・メモリを代替させている。
【０００６】ＶＲＡＭから得たデータは、それを出力表
示装置が使用できる形に変換する回路に入力される。図
１は、本発明を使用できるコンピュータ・システムを示
す。この場合、ホストＣＰＵ１２から得たメモリ１１中
のデータがホスト・バス１３上に置かれ、レンダリング
制御装置１４によって、図１にＶＲＡＭ１５ａないし１
５ｄとして示したフレーム・バッファに渡される。ただ
し、ＦＢＲＡＭを使用することもできる。ＲＡＭＤＡＣ
２１は、レンダリング制御装置を介してホスト・バスに
結合され、かつフレーム・バッファに結合され、フレー
ム・バッファから得た１６ビット・データを、モニタ２
５中の画素位置で組み合わされたときにその画素で所望
の色を形成する赤色、青色、緑色用の電圧レベルを表す
３つのアナログ信号としてディジタル−アナログ変換器
（ＤＡＣ）によって変換される６４ビットまたは１２８
ビットのディジタルＲＧＢ信号に変換するためのルック
アップ・テーブル（またはＬＵＴ、すなわちＲＡＭＤＡ
ＣのＲＡＭ部分）およびその他の要素を含む。フレーム
・バッファ、レンダリング制御装置、モニタの構成要素
の詳細は、当業者には周知であり、本発明を適切に理解
するために必要なものを除いて本明細書では説明しな
い。なお、本発明は主として、本発明の改良された機能
を提供するＲＡＭＤＡＣ２１のある種の改良に関するも
のである。
【０００７】
【発明が解決しようとする課題】ステレオ・ディスプレ
イ、バーチャル・リアリティ、ビデオ記録を含むある種
の応用分野では、複数のフレーム・バッファの垂直ブラ
ンキングを同期させる必要がある。フレーム・バッファ
は同じコンピュータ上に存在することも、あるいは別々
のコンピュータ上に存在することもできる。
【０００８】テレビ・スタジオでは、これと同様ではあ
るがずっと複雑な同期問題に出会い解決している。この
場合、カメラ、エンコーダ、特殊効果ジェネレータ、レ
コーダ、変調器を同期動作させる必要がある。マスタ・
ジェネレータは、装置の全体的な構造のための、Ｇｅｎ
ｌｏｃｋと呼ばれるタイミング基準および周波数基準を
提供する。しかし、Ｇｅｎｌｏｃｋ信号を生成するに
は、ビデオ同期フィルタリング及び獲得ハードウェアが
必要であり、そのため、システムにコストが追加される
ことがある。
【０００９】同期すべきグループ中のすべてのフレーム
・バッファは、それ自体のタイミング・ジェネレータを
含む。すべてのフレーム・バッファは、同じビデオ・タ
イミングを使用するようにプログラムされる。各フレー
ム・バッファが使用する基準周波数が変動すると、フレ
ーム・バッファのビデオ・タイミングが他のフレーム・
バッファに対してドリフトする。さらに、垂直同期事象
を同期させる機構がない場合、すべてのフレーム・バッ
ファにおいてこの事象の時間がずれることになる。
【００１０】
【課題を解決するための手段】本発明は、１つのフレー
ム・バッファがマスタになる。マスタ・フレーム・バッ
ファは、それ自体上でのあらゆる垂直同期事象の開始時
に状態を変化させる（０から１へ、あるいは１から０
へ）ＦＩＥＬＤと呼ばれる信号を提供する。他のすべて
のフレーム・バッファはスレーブになるようにセットさ
れる。これらのフレーム・バッファのタイミング・ジェ
ネレータはマスタのフィールド信号をサンプリングす
る。タイミング・ジェネレータは、マスタのフィールド
信号が状態を変化させたことを検出すると、それ自体の
内部タイミングを一致するように設定する。本発明の実
施態様によれば、すべてのフレーム・バッファは、非零
値から零までの内部カウンタの遷移を垂直同期事象とし
て使用する。スレーブ・フレーム・バッファは、その垂
直カウンタを零に設定し、マスタのフィールド信号の変
化を検出したときにその内部フィールド信号状態をマス
タの内部フィールド信号状態にセットする。
【００１１】これによって、フレームを同期させる非常
に廉価な技法が提供される。これは、Ｇｅｎｌｏｃｋほ
ど厳密なものではないが、実施がずっと簡単である。
【００１２】
【発明の実施の形態】２台以上のコンピュータによって
生成された関連画像または連続画像を表示する２台以上
のビデオ・モニタを使用するシステムは、コンピュータ
が単一のタイミング基準で動作しないので、表示される
画像に収差を示すことがある。本発明は、表示される画
像中のそのような収差を著しく低減させる簡単で低コス
トの技法を提供するものである。
【００１３】図２は、３つのシステムを有する仮説的な
構成を表す。システムの数は、議論中の原則に影響を与
えずに増減させることができる。これらのシステムはそ
れぞれ、ＲＡＭＤＡＣ２１、またはグラフィックス・エ
ンジン、またはレンダリング制御装置１４、フレーム・
バッファ・メモリ１５、ホスト・コンピュータ１２など
他のビデオ・データ源を含む。ＲＡＭＤＡＣ以外の構成
要素は、完全なシステム中のＲＡＭＤＡＣの実施態様の
例として含まれる。図の一番上には、３つのビデオ・デ
ィスプレイ上に表示されたビジュアル・データを観測す
る人を表すビューアというボックスがある。
【００１４】この構成の１つの重要な特徴は、表示され
るビデオ・データの性質である。データは互いに関係し
ており、したがって、完全なシーンを表すには、すべて
の３つのディスプレイが必要である。表示されるデータ
が静的なものではなく、動きの印象を伝えることも重要
である。たとえば、そのような構成は、ビデオ・ディス
プレイ２がシミュレータ・コックピットの前方の視野を
提供し、ビデオ・ディスプレイ１および３が左および右
の視野を提供するフライト・シミュレータの一部として
使用することができる。これらのディスプレイはそれぞ
れ、シミュレーションにかなりの「リアリティ」を与え
る立体ディスプレイである。この場合、各ビデオ・ディ
スプレイは交互にかつ同期的に左目の視野および右目の
視野を与えなければならない。ビューアは、各目ごとの
シャッタとして働き、交互にかつ同期的に左側データを
左目に受け入れ、右側データを右目に受け入れる特殊な
ゴーグルを装着する。同期が必要であるのは明らかであ
るが、同期は、図２に示したように３つのディスプレイ
を並置したことの当然の結果ではない。これにはいつか
の理由があり、それらはすべて、ＲＡＭＤＡＣ、グラフ
ィックス・エンジン、ホストＣＰＵで処理が行われる速
度と、グラフィックス・エンジンによってフレーム・バ
ッファに対してレンダリングされるデータの量を調整す
るクロックに関係するものである。
【００１５】単一のシステム、すなわち、図２に示した
３つのシステムのうちの１つを考える。そのようなシス
テムのすべての構成要素が１つのクロック周波数で動作
するようにすることは実際的ではない。ＣＰＵおよびグ
ラフィックス・エンジンはそれぞれ、最大クロック周波
数で動作するように設計されるが、これらの周波数はそ
れぞれ異なる。それぞれ、様々なビデオ表示フォーマッ
トによって決まるある種の基本時間単位、すなわち画素
周期に関係する、いくつかの周波数で動作するにはＲＡ
ＭＤＡＣが必要である。したがって、ビデオ・データが
レンダリングされる速度は、ビデオ・データが表示しな
ければならない速度とは関係がない。この差は、グラフ
ィックス・エンジンからのレンダリング済みデータをあ
る速度で受け入れ、このデータをＲＡＭＤＡＣへ異なる
速度、通常はより高速で送るフレーム・バッファによっ
て調整される。これは、表示されるデータが静的画像を
生成する場合はうまくいく。動き（アニメーション）が
必要である場合は、より大規模なフレーム・バッファが
必要である。この大規模なバッファは、２つの部分に分
割される。これらの部分を都合上バッファＡおよびＢと
呼ぶ。これらのバッファはそれぞれ、グラフィックス・
エンジンおよびＲＡＭＤＡＣに接続される。この二重バ
ッファリング方式は下記のように機能する。アニメーシ
ョン・シーケンスの第１の視野がバッファＡにレンダリ
ングされる。レンダリングが完了すると、ＲＡＭＤＡＣ
は、ビデオ・タイミング・ジェネレータの垂直ブランキ
ング・ポイントに同期する制御機構から、バッファＡか
らのデータを表示するよう命令される。これが行われた
後、ＣＰＵおよびグラフィックス・エンジンは、次の視
野に関するデータのバッファＢへのレンダリングを開始
する。レンダリングが完了すると、バッファＡとバッフ
ァＢの役割（レンダリングおよび表示）が逆になる。こ
のプロセスが継続し、その結果、顕著な収差なしで円滑
な動きのイリュージョンが得られる（レンダリング速度
が十分に高いものとする）。バッファの切替が行われる
ポイントは、レンダリングが完了し、次のビデオ垂直ブ
ランキング間隔に到達することによってトリガされる。
後者の事象は、ＲＡＭＤＡＣのタイミング・ジェネレー
タ回路によってもたらされ、外部には、フィールド信号
と呼ばれる信号として現れる。フィールド信号の遷移
は、新しいビデオ・フレーム（フレームとは１つの完全
な画像である）が開始することを示す。本明細書で説明
する実施形態では、非インタレース・モノスコープ表示
の場合のフィールド信号遷移の方向は無関係である。し
かし、立体表示およびインタレース表示の場合は、遷移
の方向は非常に重要である。前者の場合、フィールド信
号のレベルは、ＲＡＭＤＡＣ、ビデオ・ディスプレイ、
立体ゴーグルがもしあれば、それらによってどちらの立
体視野を処理し、表示すべきであるか、すなわち左側を
処理して表示すべきか、それとも右側を処理して表示す
べきであるかを示す。後者の場合、フィールド信号のレ
ベルは、現フィールドを奇数フィールドまたは偶数フィ
ールドとして識別する。
【００１６】二重バッファ・フレーム・バッファは、立
体モードで使用されるときは再構成される。バッファＡ
およびＢは保持されるが、それぞれ、再び２つのバッフ
ァに分割される。これらのバッファのうちの一方は、左
目の視野に属するデータを保持し、他方は右目の視野に
属するデータを保持する。前述のレンダリング動作およ
び表示動作は、立体モードでも適用される。
【００１７】図２は、関連ビデオ・データまたは連続ビ
デオ・データを表示しなければならない３つのシステム
を示す。したがって、すべてのシステムは、バッファ切
替動作を同時にトリガできるように、特定のビデオ・フ
レームのレンダリングが完了した際にそれを知る必要が
ある。各システムが、レンダリング作業のそのシステム
の部分を完了するのに必要な時間は主として、レンダリ
ング中のシーンの内容に依存する。このような内容は３
つのシステム間で異なる。したがって、完了時間はそれ
ぞれ異なる。ソフトウェアおよびローカル・エリア・ネ
ットワーク１７を使用して３つのシステム中のレンダリ
ングの進行が監視される。すべてのシステムがそのレン
ダリング作業をトリガした後、バッファ切替動作はロー
カル・エリア・ネットワークを介してトリガされる。こ
の機能は、同期問題の１つの局面を解決する。３つのＲ
ＡＭＤＡＣ用のタイミング基準（クロック）が相互に独
立しているので、他の問題が存在する。バッファ切替動
作用のトリガはほぼ同時に行うことができるが、前述の
回路によって３つのフィールド信号の同時遷移を確保す
ることはできない。
【００１８】３つのＲＡＭＤＡＣはそれぞれ、単一の公
称周波数で動作する３つの独立した結晶制御式発振器
（図２には図示せず）によって生成されたクロック信号
を受け取る。これらの発振器によって生成される実際の
周波数は、結晶共振器の交差および温度や電圧（ある程
度）などのローカル条件に依存する値の範囲内で変動す
る。原則的に、かつ実際上、２つ以上のそのような発振
器が長期間にわたって同じ周波数を生成するようにする
ことは不可能である。たとえば、３つのそのような発振
器が、ビデオ・ディスプレイではなく、３つの時計によ
って使用される３つのカウンタ回路に接続されると仮定
する。すべての３つのシステムを同じ瞬間にオンにし、
数時間動作させた後にクロックを比較する場合、示され
る時間はそれぞれ異なり、この差は時間の経過と共に増
大する。図２に示した前述の仮説的システムでも同じ現
象が発生する。十分な時間を与えた場合、３つのシステ
ムは、フィールド信号によって示されるビデオ垂直ブラ
ンキング間隔をそれぞれの異なる時間に開始する。これ
をモノスコープ・システムで行った場合、影響は顕著な
ものになる。立体システムでは、左目と右目がすべての
３つのシステムにおいてコヒーレントであるわけではな
いので、影響が甚大である。
【００１９】本発明によって提供される解決策は、３つ
の発振器を同期させようとするものではない。その代わ
りに、本発明は、（発振器の基準となる）３つのＲＡＭ
ＤＡＣのビデオ・タイミング・ジェネレータ回路で生成
される事象を同期させる。この手法は、発振器間の差
が、小さな時間間隔にわたって測定された場合には小さ
いということを利用するものである。連続フィールド信
号間の周期は、そのように短い間隔である（周期は、特
定のビデオ・フォーマットの関数として変化し、通常の
実施形態でサポートされるビデオ・フォーマットでは最
大で２０ミリ秒であり、最小で約１３ミリ秒である）。
図の仮説的な構成では、システム１はマスタとして働く
ようにプログラムされ、システム２および３はスレーブ
として働くようにプログラムされる。図中の矢印が示す
ように、マスタ・システムはフィールド信号を放出し、
スレーブ・システムがそれを受け取る。したがって、シ
ステム１は、垂直間隔タイミング基準の供給源となり、
立体モードでは、立体ゴーグル用の制御信号の供給源に
なる。スレーブは、水平同期、垂直同期、ブランキング
などのビデオ・タイミング信号を生成するカウンタ（水
平次元および垂直次元）をリセットすることによって、
受け取ったフィールド信号に応答する。リセット状態
は、マスタＲＡＭＤＡＣがフィールド信号で遷移を放出
し、すなわち必要な同期を行った時点でマスタＲＡＭＤ
ＡＣに存在する状態と同じ状態として定義される。３つ
のシステムを観測した場合、垂直ブランキング（または
フレームの始め）がほぼ同時に発生することが分かる。
これらの事象が発生する時間の差は、相互接続ケーブル
においてカウンタが実際にリセットされる瞬間に発生す
る遅延によってもたらされる。このような差は非常に小
さく（マイクロ秒台）、ビューアは知覚することはでき
ない。本発明は、このように同期を行う方法と、使用す
る回路素子に関するものである。
【００２０】図３は、本発明を実施するために使用でき
るＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭＤＡＣ
は、ＣＰＵポート、インタフェース論理機構、アドレス
・ポインタ、データ・レジスタ３１、画素ポート、画素
入力レジスタ、直列化機構３３、陰影及びＲＡＭルック
アップ・テーブル、転送制御及びオーバレイ・アンダレ
イ論理機構３５、色モデル選択機構３７、カーソル論理
直列化機構３９、モニタ直列ポート４１、診断レジスタ
及び制御論理機構４３、ディジタル−アナログ変換器
（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・シン
セサイザ、画素クロック・ディバイダ、ビデオ・タイミ
ング・ジェネレータ４９の各機能ブロックを含む。本発
明は主として、他のＲＡＭＤＡＣが前述のように使用し
て同期を行うためのフィールド信号を生成するＰＬＬク
ロック・シンセサイザ、画素クロック・ディバイダ、ビ
デオ・タイミング・ジェネレータ４９のビデオ・タイミ
ング・ジェネレータ構成要素の実施態様に関するもので
ある。したがって、下記の説明は、ビデオ・タイミング
・ジェネレータに限られ、ＲＡＭＤＡＣの他の構成要素
に関する情報は、本発明を理解するための必要に応じて
のみ提供される。図３に示した他の構成要素は、それぞ
れの異なる製造業者のＲＡＭＤＡＣ間で異なるが、当業
者なら、このような様々な構成要素を認識しており、か
つそれらまたはその等価物をどのように実施できるかが
分かっていよう。
【００２１】フレーム・バッファ・データが、画素ポー
ト信号として画素ポートに与えられる。その際、画素入
力は、それぞれ４つの群からなる、ＡおよびＢと呼ばれ
る２つのポートに分割される。さらに、各群は、上部バ
イトと下部バイトに分割される。したがって、画素ポー
トは、群０ないし７に含まれる合計で１２８画素ビット
を備える。表１は、この割り当てを示す。
【表１】
【００２２】しかし、フレーム・バッファ画素データを
ＲＡＭＤＡＣの画素ポートに提供する方法の詳細は変更
することができ、本発明を理解するうえで重大なもので
はない。
【００２３】ビデオ・タイミング・ジェネレータ 本発明は、順次クロックで動作しビデオ表示信号および
ビデオ・メモリ・タイミング基準信号を提供するプログ
ラム可能なタイミング・ジェネレータを使用する。
【００２４】タイミング・ジェネレータは、下記に説明
する信号を生成する。タイミング・ジェネレータは、２
つの次元、具体的には、ビデオ表示フォーマットの水平
走査に対応する水平次元とビデオ表示フォーマットの垂
直走査に対応する垂直次元で動作する。水平同期など水
平次元での事象は、順次クロック周期によって規定され
る境界上に配置される。非インタレース表示の場合は水
平走査の総数、インタレース表示の場合は水平走査の半
数によって決まる境界上に配置される。水平走査内の順
次クロック周期の数は可変であり、ビデオ・フレーム内
の水平走査の数は可変である。タイミング・ジェネレー
タの設計では、ジェネレータの出力は、ＲＡＭＤＡＣの
出力で観測されたときに、画素ポートに入力中のビデオ
・データに対して正しく配置する必要がある。たとえ
ば、ジェネレータが、画素番号ｐに一致するある事象を
アサートするようにプログラムされている場合、その事
象は、ＲＡＭＤＡＣ出力では、画素番号ｐに対応する位
置で発生しているように見える。タイミング・ジェネレ
ータは、後述の基本フレーム同期機構を備える。最後
に、タイミング・ジェネレータは下記の表２「タイミン
グ・ジェネレータ制御レジスタ」に示した制御レジスタ
・ビット定義を有するタイミング・ジェネレータ制御レ
ジスタを備える。このレジスタは、多重化データ／アド
レス・バスＤ［０７：００］に結合されたＣＰＵポート
およびインタフェース論理機構を通じホストＣＰＵ１２
の制御の下で読み取られ書き込まれる。
【表２】
【００２５】フレーム同期 タイミング・ジェネレータによって、いくつかの表示の
ビデオ・フレーム同期が可能になる。タイミング・ジェ
ネレータは、タイミング・ジェネレータ制御レジスタの
ビット５の指定に応じてマスタとして動作することも、
あるいはスレーブとして動作することもできる。
【００２６】タイミング・ジェネレータがマスタとして
動作するとき、フィールド信号は、下記の表３「タイミ
ング・ジェネレータの信号の説明」に記載した周期関数
を生成する出力である。
【００２７】タイミング・ジェネレータがスレーブとし
て動作するとき、フィールド信号は、ジェネレータの水
平要素および垂直要素を垂直同期の始めに対応するよう
に設定するように働く入力である。スレーブ・モードで
動作するタイミング・ジェネレータは、フィールド信号
をドライブしない。スレーブ・モードの詳細を下記に記
載する。
【００２８】システム・リセット システム・リセット信号ＲＳ* は、アサートされたとき
に下記の３つの効果をもたらす。
【００２９】システム・リセットをアサートすることに
よって、Ｖｉｄｅｏ Ｅｎａｂｌｅ（タイミング・ジェ
ネレータ制御レジスタのビット０）が強制的にディスエ
ーブル状態にされる。この条件は、システム・リセット
が否定された後も持続し、ＣＰＵポートを介して上書き
されるまでディスエーブル状態のままである。Ｖｉｄｅ
ｏ Ｅｎａｂｌｅは、ディスエーブル状態（すなわち、
リセット）のとき、ビデオ・モニタが黒色のままになる
ようにＲＡＭＤＡＣ内の複合ブランキングをアサート
し、たとえば、構成データおよび制御データがタイミン
グ・ジェネレータにロードされるシステム・ブート時に
ランダム・パターンまたはフラッシングがディスプレイ
上に表示されるのを防止する。
【００３０】システム・リセットは、アサートされたと
き、下記のようにタイミング・ジェネレータに強制的に
既知の状態をとらせる。システム・リセットをアサート
することによって、Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ
Ｅｎａｂｌｅ（タイミング・ジェネレータ制御レジス
タのビット１）は強制的にディスエーブル状態になる。
この条件は、システム・リセットが否定された後も持続
し、ＣＰＵポートを介して上書きされるまでディスエー
ブル状態のままである。この目的は、タイミング・ジェ
ネレータがプログラムされているときにタイミング・ジ
ェネレータを既知の状態に保持し、それによって、その
ようなプログラミング中にランダムフィールド信号、Ｓ
Ｃ信号、ＳＣｅｎ信号が他の構成要素に供給されないよ
うにすることである。
【００３１】システム・リセットは、アサートされたと
きにタイミング・ジェネレータをスレーブ・モードにす
る。タイミング・ジェネレータがスレーブ・モードにな
ると、フィールド信号は高インピーダンス・モードにな
る。
【００３２】タイミング・ジェネレータの信号 タイミング・ジェネレータの信号を下記の表３「タイミ
ング・ジェネレータの信号の説明」で説明する。
【表３】
【００３３】タイミング・ジェネレータ表示フォーマッ
ト タイミング・ジェネレータは、タイミング・ジェネレー
タ制御レジスタに適当な値をプログラムすることによっ
て制御される。これらのレジスタを下記の表４「構成関
数」にリストする。
【表４】
【００３４】インタレース動作モードと非インタレース
モードの両方がサポートされる。すべての水平レジスタ
値は順次クロック・レートの単位である。すべての垂直
レジスタ値は水平線の単位である。通常の実施形態で
は、レジスタにロードすべき値は所望のカウントまたは
継続時間よりも１だけ小さい。このようなモードのプロ
グラミングについて下記のパラグラフで説明する。
【００３５】非インタレースモード ＲＡＭＤＡＣは、インタレースモードのセレーテッド同
期サポートだけでなく、非インタレースモード向けのセ
レーテッド同期のセレーテッド同期の生成もサポートす
る。複合同期は、垂直同期間隔の外側で水平同期を使用
し、垂直同期間隔中にセレーテッド同期波形を使用する
ことによって得られる。下記の説明に関する図４「タイ
ミング生成−非インタレース・フォーマット」にこのこ
とを図示する。
【００３６】水平タイミング生成 水平同期信号およびセレーテッド同期信号を生成するに
は、ＨＳＡＰ（水平同期アサート・ポイント）レジス
タ、ＨＳＮＰ（水平同期否定ポイント）レジスタ、ＨＳ
ＥＲＮＰ（水平セレーション否定ポイント）レジスタに
所望の継続時間をＳＣ* クロック単位（後述の順次クロ
ック）でプログラムする。すべてのパラメータは、所望
の継続時間よりも１だけ小さな値としてプログラムすべ
きである。
【００３７】この動作は下記のように説明することがで
きる。水平カウンタが値零から開始し、ＨＳＹＮＣ* 波
形およびＳＥＲＲＡＴＩＯＮ* 波形が活動状態になる
（すなわち低くなる）。カウンタがＨＳＮＰ値に達する
と、次の順次クロックでＨＳＹＮＣ* がデアサートされ
る。水平カウンタは、プログラムされたＨＳＥＲＮＰ値
に達するまでカウントを継続し、達した時点で、次の順
次クロックでＳＥＲＲＡＴＩＯＮ* 波形がデアサートさ
れる。水平カウンタは、ＨＳＡＰ値に達するまで継続
し、その後、次の順次クロックで零から再開する。活動
画面領域に関係する相対レジスタ値を示す図を図４「タ
イミング生成−非インタレースフォーマット」に示す。
複合同期の生成に関するタイミング図を図５「水平タイ
ミングおよび複合同期生成−非インタレースフォーマッ
ト」に示す。
【００３８】水平ブランキング信号の生成は比較的簡単
であり、水平カウンタがＨＢＡＰ（水平ブランク・アサ
ート・ポイント）レジスタにプログラムされた値に達し
た後、次の順次クロックでＨＢＬＡＮＫ* がアサートさ
れる。次いで、水平カウンタがＨＢＮＰ（水平ブランク
否定ポイント）レジスタにプログラムされた値に達した
後、次の順次クロックでＨＢＬＮＫ* がデアサートされ
る。
【００３９】水平タイミングレジスタ値は下記の関係を
満たすべきである。 ０＜ＨＳＮＰ＜ＨＢＮＰ＜ＨＢＡＰ＜ＨＳＡＰ
【００４０】垂直タイミング生成 ＶＳＹＮＣ* 垂直タイミング信号は、ＶＳＮＰ（垂直同
期否定ポイント）レジスタおよびＶＳＡＰ（垂直同期ア
サート・ポイント）レジスタに含まれる値を使用して生
成される。ＶＢＬＡＮＫ* 垂直タイミング信号は、ＶＢ
ＡＰ（垂直ブランク・アサート・ポイント）レジスタお
よびＶＢＮＰ（垂直ブランク否定ポイント）レジスタに
含まれる値を使用して生成される。非インタレースモー
ドでは、すべての垂直タイミング・レジスタ間隔が水平
線の単位（すなわちロード周期*ＨＳＡＰ）で指定され
る。垂直タイミング・カウンタは各水平同期アサート時
間で増分される。その後、垂直タイミング信号が遷移で
きるのは、ＨＳＹＮＣ* がアサートされたときだけであ
る。
【００４１】垂直タイミング・レジスタは、下記の関係
を満たすようにプログラムすべきである。 ０＜ＶＳＮＰ＜ＶＢＮＰ＜ＶＢＡＰ＜ＶＳＡＰ
【００４２】複合ブランキング信号は、ＨＢＬＡＮＫ*
とＶＢＬＡＮＫ* との論理和をとることによって得られ
る。
【００４３】インタレースモード インタレースモードでは、等化間隔および垂直同期間隔
中の複合同期及びビデオ信号の性質のために、タイミン
グ事象はハーフライン量に基づくものとなる。
【００４４】水平タイミング生成 ＨＳＹＮＣ* 波形およびＳＥＲＲＡＴＩＯＮ* 波形は、
非インタレースモードの場合と同じ波形として生成され
る。ただし、ＨＳＹＮＣ* 波形およびＳＥＲＲＡＴＩＯ
Ｎ* 波形は各走査線ごとに２回発生する。インタレース
モード向けの複合同期／ビデオ波形の生成に対するこれ
らの信号の寄与について以下説明する。ＨＳＹＮＣ* 波
形およびＳＥＲＲＡＴＩＯＮ* 波形は、走査線にもフィ
ールド信号の状態にも依存しないで、水平カウンタの内
容のみを使用して生成される。しかし、ＨＢＬＡＮＫ*
の生成は、現ＦＩＥＬＤと垂直走査線カウンタの関数で
もある。プログラムされたレジスタ値と波形との間の関
係を図６「水平タイミング波形−インタレースフォーマ
ット」に示す。この図では、偶数フィールドの場合、ｎ
の値は偶数であり、奇数フィールドの場合、ｎの値は奇
数である。水平ブランキング信号を生成するための真理
値表を表５に示す。
【表５】
【００４５】垂直タイミング生成 インタレースモードでの垂直事象に使用されるレジスタ
は、ＶＳＡＰ（垂直同期アサート・ポイント）、ＶＳＮ
Ｐ（垂直同期否定ポイント）、ＥＩＡＰ（等化間隔アサ
ート・ポイント）、ＥＩＮＰ（等化間隔否定ポイン
ト）、ＶＢＡＰ（垂直ブランク・アサート・ポイン
ト）、ＶＢＮＰ（垂直ブランク否定ポイント）である。
いくつかの垂直タイミング信号は、垂直カウンタ値（Ｖ
ＳＹＮＣ* ，ＥＱＵＡＬＩＺＡＴＩＯＮ* ）にしか依存
せず、その他の垂直タイミング信号は現フィールド（Ｖ
ＢＬＡＮＫ* ，ＦＩＥＬＤ）にも依存する。
【００４６】垂直カウンタは内部ＨＳＹＮＣ* 信号の各
立上りで増分される。したがって、すべての垂直タイミ
ング・レジスタはハーフライン量（たとえば、ＮＴＳＣ
用のＶＳＡＰは５２５本のハーフラインを有する。５２
５本のハーフラインの場合、５２４としてプログラムさ
れる）を使用してプログラムしなければならない。垂直
ブランキング信号を生成するための真理値表を下記の表
６「垂直ブランク生成−インタレースモード」に示す。
【表６】
【００４７】垂直タイミング・レジスタは下記の関係を
満たすべきである。 ０＜ＶＳＮＰ＜ＥＩＮＰ＜ＶＢＮＰ＜ＶＢＡＰ≦ＥＩＡ
Ｐ≦ＶＳＡＰ
【００４８】複合同期生成 様々なフレーム間隔中の複合同期信号の構成を下記の表
７「複合同期生成−インタレースフォーマット」に示
す。ＶＢＬＡＮＫ* 信号、ＶＳＹＮＣ* 信号、ＥＱＵＡ
ＬＩＺＡＴＩＯＮ* 信号に対するＨＳＹＮＣ* 信号とＳ
ＥＲＲＡＴＩＯＮ* 信号との間の関係を図７の「ＮＴＳ
Ｃビデオ・タイミング」に示す。
【表７】
【００４９】表２「タイミング・ジェネレータ制御レジ
スタ」に示す制御信号によってＨＳＹＮＣ* またはＶＳ
ＹＮＣ* 、あるいはその両方をディスエーブルすると、
複合ＳＹＮＣは表８「ＨＳＹＮＣ* およびＶＳＹＮＣ*
をイネーブル／ディスエーブルしたときの複合同期出
力」に示したようになる。
【表８】
【００５０】出力信号 ＲＡＭＤＡＣは、ＳＣ* 、ＳＣｅｎ* 、ＳＴＳＣＡＮ、
ＦＩＥＬＤ、ＣＳＹＮＣ* の各タイミング・ジェネレー
タ出力を提供する。複合信号波形は前述のとおりであ
り、ＣＳＹＮＣ* 出力ピンでのタイミングはアナログＤ
ＡＣ出力に整合する。
【００５１】ＦＩＥＬＤ出力 フィールド信号は、マスタ・モードのとき、内部ＶＳＹ
ＮＣ* の立上りと共に遷移する。また、インタレースモ
ードのとき、この信号のレベルを使用して現フィールド
が出力される（論理零＝偶数フィールド、論理１＝奇数
フィールド）。非インタレースモードでは、この信号の
遷移エッジは依然としてあらゆるＶＳＹＮＣ* の立上り
付近で発生するが、フィールド信号のレベルは意味を有
さない。外部では、レベルを使用してステレオ表示の左
側視野と右側視野とを区別することができる。
【００５２】ＳＴＳＣＡＮ出力 この出力は、内部で生成される信号である。この信号
は、フレーム・バッファ直列ポート用の適切な行転送ア
ドレス・タイミングを決定するためにホストＣＰＵのメ
モリ制御装置によって使用することができる。ＳＴＳＣ
ＡＮ論理機構は、次のラインが可視である場合にはＳＣ
ｅｎの立下りでＳＴＳＣＡＮをセットし、ＳＣｅｎの立
上りでＳＴＳＣＡＮをリセットする。
【００５３】ＳＣｅｎ出力 ＳＣｅｎ（順次クロック・イネーブル）出力は、フレー
ム・バッファ・メモリからの順次データのクロックをイ
ネーブルするために使用される。ＳＣｅｎのアサート
は、タイミング・ジェネレータレジスタＶＢＮＰ、ＶＢ
ＡＰ、ＨＳＣｅｎＡＰ（水平順次クロック・イネーブル
・アサート・ポイント）、ＨＳＣｅｎＮＰ（水平順次ク
ロック・イネーブル否定ポイント）をプログラムするこ
とによって制御される。
【００５４】スレーブ・モード動作 タイミング・ジェネレータ制御レジスタがスレーブ・モ
ードにプログラムされているとき、タイミング・ジェネ
レータはフィールド信号を入力として受け入れる。この
モードでは、この入力で発生する遷移のために、次に水
平同期が行われる際に垂直カウンタがリセットされる。
ＲＡＭＤＡＣがインタレースモードである場合、フィー
ルド信号入力が遷移するレベルは、現フィールドがどの
フィールドになるかを決定する（すなわち、ハイ・ロー
遷移のために、タイミング・ジェネレータは、次のＨＳ
ＹＮＣ* 立上りで偶数フィールドの最上位から開始す
る）。水平カウンタがリセットされないので、クロック
・ドリフトのために、スレーブに対する垂直同期が１ラ
インだけ長くなり、ブランク・フロント・ポーチが１ラ
インだけ短くなる。
【００５５】図８は、本発明のビデオ・タイミング・ジ
ェネレータ５０に入力され、ビデオ・タイミング・ジェ
ネレータ５０から出力される信号を示す概略ブロック図
である。図の信号は、レジスタ・アドレスが、Ｄ［０
７：００］上に置かれ、Ｄ［０７：００］に置かれたデ
ータに乗じられるアドレスであることを除いて、前記で
図３に関して説明した同じ名前の信号に対応する。ビデ
オ・クロック信号および順次クロック信号は、ディジタ
ル−アナログ変換器（ＤＡＣ）４５ａないし４５ｃのＰ
ＬＬクロック・シンセサイザ構成要素および画素クロッ
ク・ディバイダ構成要素と、図３に示したＰＬＬクロッ
ク・シンセサイザ、画素クロック・ディバイダ、ビデオ
・タイミング・ジェネレータ４９によって、当業者に周
知のように結晶発振器入力から生成される。順次クロッ
ク信号（ＳＣ* ）は、ＶＲＡＭフレーム・バッファの外
部クロッキングおよびビデオ・タイミング・ジェネレー
タの内部クロッキングのために生成される。
【００５６】図８は、ビデオ・タイミング・ジェネレー
タ５０、ＶＲＡＭバッファ１５ａないし１５ｄ、レンダ
リング制御装置１４を接続するインタフェースを示す。
この図の目的は、フィールド信号が使用するすべての経
路を示すことである。レンダリング制御装置との接続
は、左目ビデオ・データおよび右目ビデオ・データがど
のようにフレーム・バッファから得られるかを説明する
ために与えられている。レンダリング制御装置では、フ
ィールド信号は、ビデオ・データをメイン・メモリから
直列シフト・レジスタにコピーするためにフレーム・バ
ッファに渡されるアドレスの一部として機能する。ビデ
オ・データは、順次クロックＳＣ* 信号および順次クロ
ック・イネーブルＳＣｅｎ* 信号の動作によってこれら
のシフト・レジスタからクロック出力される。
【００５７】立体モードが活動状態であるとき、フレー
ム・バッファ・メモリは、アドレスの単一ビットが、左
目ビデオ・データを含むメモリ位置と右目データ位置を
含むメモリ位置とを区別するのに十分なものとなるよう
に構成される。
【００５８】図９は、本発明によるタイミング・ジェネ
レータを実施するために使用される様々な機能ブロック
を示す詳細なブロック図である。機能とは、レジスタ５
１、水平カウンタおよび垂直カウンタ５３、フィールド
ジェネレータ５５、相等性比較器５７、事象レジスタ５
９である。この場合も、図の信号は、前記で図３に関し
て説明した同じ名前の信号に対応する。水平基数および
垂直基数はそれぞれ、ＲＡＭＤＡＣに接続されたビデオ
・ディスプレイの各走査線上の画素の数および走査線の
数に設定される。垂直カウントは現走査線であり、水平
カウントは現走査線上の現画素である。事象アサート・
ポイントおよび否定ポイントは、表３に示したようにレ
ジスタ５１に記憶される値であり、ホストＣＰＵによっ
てロードされる。相等性比較器５７は、１組の比較器で
あり、水平カウントおよび垂直カウントをそのそれぞれ
の基数値と比較する。水平カウントおよび垂直カウント
はビデオ・クロック境界上で変化する。相等性比較器５
７の動作によって、図９に事象レジスタ５９として示し
た対応するフリップフロップがトグルされる。フリップ
フロップの出力は、ＣＳＹＮＣ* 信号、ＳＴＳＣＡＮ信
号、ＳＣｅｎ* 信号、複合ブランキング信号をもたら
す。
【００５９】図１０を参照すると分かるように、フィー
ルドジェネレータ５５は下記のようにフィールド信号を
生成する。相等性比較器６１（Ｍ１）が垂直カウンタの
出力ＶＣＯＵＮＴおよび垂直基数ＶＲＡＤＩＸを受け取
る。前者は連続的に変化するが、後者は、プログラム可
能なレジスタに含まれる静的な値である。Ｍ１の出力
は、２つの入力値の大きさが等しいときにアサートされ
る。ＶＣＯＵＮＴは、現在処理中のビデオ・ラインの番
号を表す。したがって、Ｍ１の出力は、１ビデオ走査線
に等しい時間にわたってアサートされたままである。結
果的に得られる信号が、Ｍ１出力アサートの立上りの基
準とされ、持続時間が１ビデオ・クロック周期になり、
Ｍ１出力を否定しても影響を受けないように、Ｍ１の出
力を処理する必要がある。これを行わない場合、フリッ
プフロップ６３（Ｍ５）は、そのクロック・イネーブル
入力がアサートされないかぎりトグルし続ける。フリッ
プフロップ６５（Ｍ２）とフリップフロップ６７（Ｍ
３）とＡＮＤゲート６９（Ｍ４）とで構成された回路
は、この作業を実行するエッジ・ディスクリミネータと
して動作する。
【００６０】エッジ・ディスクリミネータ（Ｍ４）の出
力は、フリップフロップＭ５のクロック・イネーブル入
力であり、フリップフロップＭ５の出力は、クロック・
イネーブルがアサートされている間トグルする。クロッ
ク・イネーブル信号の持続時間が１クロック周期にされ
るので、フリップフロップＭ５の出力は、１ビデオ・フ
ィールドごとに一度状態を変化する。三状態ドライバ７
１（Ｍ６）は、フリップフロップＭ５の出力を受け取
り、マスタ・モードが選択されている場合はフィールド
信号をドライブする。
【００６１】エッジ・ディスクリミネータＭ４の出力が
マルチプレクサ７３（Ｍ１１）のＡ入力に接続されるこ
とに留意されたい。マスタ・モードが選択されると、マ
ルチプレクサはエッジ・ディスクリミネータの出力を渡
す。この結果得られる信号をフィールド・リセットと呼
ぶ。この信号は、ビデオ・タイミング・ジェネレータの
水平カウンタおよび垂直カウンタをリセットするために
使用される。
【００６２】回路がスレーブ・モードになった場合、三
状態ドライバＭ６は高インピーダンス状態に入り、フィ
ールド信号をドライブしない。その代わり、フィールド
信号はフィールド・ジェネレータ５５への入力になる。
スレーブ・モードを選択すると、マルチプレクサＭ１１
のＢ入力も選択される（マスタ・モードでは、フリップ
フロップＭ７、Ｍ８、Ｍ９およびゲートＭ１０の動作は
重要ではない）。
【００６３】（この場合に）外部から供給されるフィー
ルド信号は、ローカル・クロックと同じ公称周波数で動
作する（他のシステム中の）クロックの基準とされる。
しかし、ローカル・クロックと外部クロックとの位相関
係およびこれらのクロックから得られる信号は、可変と
してしか定義できない。したがって、不安定にならない
ようにする必要がある。フリップフロップ７５および７
７（Ｍ７およびＭ８）は、不安定にならないように強化
されており、外部から供給されたフィールド信号をロー
カル・クロックに同期させるために使用される（そのよ
うな強化されたフリップフロップはＡＳＩＣセル・ライ
ブラリで一般的に使用されている）。
【００６４】フィールド信号は、遷移ポイントが垂直同
期に一致する方形波である。従って、各遷移ポイント
は、ＶＣＯＵＮＴがＶＲＡＤＩＸに等しい時点に対応す
る。垂直カウンタおよび水平カウンタを正しくリセット
するには、このような遷移を検出する必要がある。フリ
ップフロップ７９（Ｍ９）およびＸＯＲゲート８１（Ｍ
１０）は、継続時間が１ビデオ・クロック周期の出力パ
ルスを生成する遷移の方向の影響を受けない遷移検出器
を形成する。スレーブ・モードが選択されているので、
マルチプレクサＭ１１は、ゲートＭ１０の出力を渡しフ
ィールド・リセット信号をドライブする。
【００６５】等性比較器５７の動作に関する詳細を図１
１に関して説明する。図１１は、ビデオ・タイミング・
ジェネレータの特定のタイミング信号を生成するために
実行される比較を表す。カウンタ５３ａにタイミング信
号の基数がロードされる。カウンタ５３ａは各ビデオ・
クロックを増分し、そのカウントが比較器５７ａおよび
５７ｂに提供される。比較器５７ａおよび５７ｂは、前
にそれぞれ、レジスタ５１ａおよび５１ｂにロードされ
たアサート・ポイント値および否定値と現カウントを比
較する。比較器は、比較の結果に基づいて、事象レジス
タ５９ａ、すなわちＪＫフリップフロップをトグルし、
フリップフロップの出力が特定のタイミング信号をもた
らす。
【００６６】図１２は、フィールドジェネレータ５５内
でマスタ・モード・タイミング用に生成される信号のタ
イミングを示す。図１３は、フィールドジェネレータ５
５内でスレーブ・モード・タイミング用に生成される信
号のタイミングを示す。
【図面の簡単な説明】
【図１】 本発明のＲＡＭＤＡＣを使用することができ
るシステムを示す概略ブロック図である。
【図２】 本発明を使用して相互に同期して動作する３
つのシステムを示す概略ブロック図である。
【図３】 ＲＡＭＤＡＣの詳細なブロック図である。
【図４】 非インタレースフォーマットに関するタイミ
ング生成を示す図である。
【図５】 非インタレースフォーマットに関する水平タ
イミングおよび複合同期生成を示す図である。
【図６】 インタレースフォーマットに関する水平タイ
ミング波形を示す図である。
【図７】 ＮＴＳＣビデオ・タイミングを示す図であ
る。
【図８】 本発明のビデオ・タイミング・ジェネレータ
の概略ブロック図である。
【図９】 本発明のビデオ・タイミング・ジェネレータ
の詳細なブロック図である。
【図１０】 本発明のビデオ・タイミング・ジェネレー
タの論理ゲート実施態様を示す図である。
【図１１】 相当性比較器の動作を示す詳細なブロック
図である。
【図１２】 フィールドジェネレータマスタ・モード・
タイミングを示す図である。
【図１３】 フィールドジェネレータスレーブ・モード
・タイミングを示す図である。
【符号の説明】 １ ビデオ・ディスプレイ １２ ホスト・コンピュータ １４ レンダリング制御装置 １５ フレーム・バッファ・メモリ １７ ローカル・エリア・ネットワーク ２１ ＲＡＭＤＡＣ ３１ ＣＰＵポート、インタフェース論理機構、アドレ
ス・ポインタ、データ・レジスタ ３３ 画素ポート、画素入力レジスタ、直列化機構 ３５ 陰影ルックアップ・テーブルおよびＲＡＭルック
アップ・テーブル、転送制御論理機構、オーバレイ・ア
ンダレイ論理機構 ３７ 色モデル選択機構 ３９ カーソル論理直列化機構 ４１ モニタ直列ポート ４３ 診断レジスタおよび制御論理機構 ４５ ディジタル−アナログ変換器 ４９ ＰＬＬクロック・シンセサイザ、画素クロック・
ディバイダ、ビデオ・タイミング・ジェネレータ ５０ ビデオ・タイミング・ジェネレータ ５１ レジスタ ５３ 水平カウンタおよび垂直カウンタ ５５ フィールドジェネレータ ５７ 等性比較器 ５９ 事象レジスタ ６３ フリップフロップ ６９ ＡＮＤゲート ７１ 三状態ドライバ ７３ マルチプレクサ ８１ ＸＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 3/153 ３３０ Ｇ０６Ｆ 3/153 ３３０Ａ Ｇ０９Ｇ 5/18 9377−5Ｈ Ｇ０９Ｇ 5/18 (72)発明者 マイケル・ジイ・レヴェル アメリカ合衆国 95070 カリフォルニア 州・サラトガ・アルゴンヌ ドライブ・ 13443 (72)発明者 アレックス・エヌ・コルヅォフ アメリカ合衆国 94965 カリフォルニア 州・ソーサリト・セントラル アヴェニ ュ・６ (72)発明者 デビッド・シイ・キーレット アメリカ合衆国 94067 カリフォルニア 州・サニーヴェイル・モーニングサイド ドライブ・1205

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数の独立のフレーム・バッファのそれ
    ぞれごとの垂直ブランキング信号を同期させる装置であ
    って、 複数のＲＡＭＤＡＣを備え、それらはそれぞれ、対応す
    るレンダリング制御装置およびディスプレイ・モニタに
    結合されており、１つが、マスタとして動作し、他がス
    レーブとして動作し、それぞれ、垂直ブランキング信号
    を生成する論理機構を含み、それぞれのスレーブＲＡＭ
    ＤＡＣは、前記垂直ブランキング信号論理機構をリセッ
    トする信号を生成するリセット論理を備え、 マスタとして動作する前記ＲＡＭＤＡＣは、さらに、ス
    レーブとして動作する前記複数のＲＡＭＤＡＣのそれぞ
    れに供給するフィールド信号を生成するフィールド信号
    ジェネレータを備え、前記フィールド信号を受け取った
    各スレーブＲＡＭＤＡＣは、前記リセット論理機構を動
    作させ、それによって対応する表示モニタに供給される
    ビデオ信号を同期させることを特徴とする装置。
  2. 【請求項２】 ａ）ＶＳＡＰ（垂直同期アサート・ポイ
    ント）レジスタと、ＶＳＮＰ（垂直同期否定ポイント）
    レジスタと、ＥＩＡＰ（等化間隔アサート・ポイント）
    レジスタと、ＥＩＮＰ（等化間隔否定ポイント）レジス
    タと、ＶＢＡＰ（垂直ブランク・アサート・ポイント）
    レジスタと、ＶＢＮＰ（垂直ブランク否定ポイント）レ
    ジスタとを含む１組のレジスタと、 ｂ）前記１組のレジスタおよび前記フィールド信号ジェ
    ネレータに結合された水平カウンタおよび垂直カウンタ
    と、 ｃ）前記水平カウンタおよび垂直カウンタならびに前記
    １組のレジスタに結合された等性比較器と、 ｄ）前記等性比較器および前記１組のレジスタに結合さ
    れた事象レジスタとを備えることを特徴とする請求項１
    に記載の装置。
  3. 【請求項３】 複数の独立のフレーム・バッファのそれ
    ぞれごとの垂直ブランキング信号を同期させる方法であ
    って、 ａ）それぞれ、対応するレンダリング制御装置および表
    示モニタに結合されている複数のＲＡＭＤＡＣのうちの
    １つをマスタとして指定し、前記複数のＲＡＭＤＡＣの
    うちの他のＲＡＭＤＡＣのそれぞれをスレーブとして指
    定するステップと、 ｂ）前記複数の独立のフレーム・バッファのそれぞれご
    との垂直ブランキング信号を生成するステップと、 ｃ）スレーブとして動作する前記複数のＲＡＭＤＡＣの
    それぞれに提供され、前記スレーブＲＡＭＤＡＣが、フ
    ィールド信号自体を受け取った際に、垂直ブランキング
    信号を生成するために使用される論理機構をリセットす
    るように動作するフィールド信号を生成することによっ
    て、前記複数のＲＡＭＤＡＣのそれぞれに結合された表
    示モニタに提供されるビデオ信号を同期させるステップ
    とを含むことを特徴とする方法。
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