JPH0457020B2 - - Google Patents
Info
- Publication number
- JPH0457020B2 JPH0457020B2 JP60154548A JP15454885A JPH0457020B2 JP H0457020 B2 JPH0457020 B2 JP H0457020B2 JP 60154548 A JP60154548 A JP 60154548A JP 15454885 A JP15454885 A JP 15454885A JP H0457020 B2 JPH0457020 B2 JP H0457020B2
- Authority
- JP
- Japan
- Prior art keywords
- carry
- signal line
- transistor
- carry signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、算術論理演算ユニツト（以下
ALUと称す）で演算を行う際に生じるキヤリイ
の伝搬回路に関するものである。
ALUと称す）で演算を行う際に生じるキヤリイ
の伝搬回路に関するものである。
第３図は従来のマンチエスター型キヤリイ伝搬
回路の前ビツトのプリチヤージ部と、その次のビ
ツトのキヤリイ伝搬部を示す図であり、図におい
て、１は電源（5V），２はGND（0V），４は前段
のキヤリイ信号，５は次段へのキヤリイ伝搬信
号，６〜８はそれぞれキヤリイ伝搬用トランジス
タのソース，ゲート，ドレイン，９はキヤリイ信
号線，１２はプリチヤージ用PMOS型トランジ
スタ，１３はプリチヤージ用クロツク信号Φp，
１７はインバーターゲート，１８は排他的論理和
ゲート（論理回路）である。
回路の前ビツトのプリチヤージ部と、その次のビ
ツトのキヤリイ伝搬部を示す図であり、図におい
て、１は電源（5V），２はGND（0V），４は前段
のキヤリイ信号，５は次段へのキヤリイ伝搬信
号，６〜８はそれぞれキヤリイ伝搬用トランジス
タのソース，ゲート，ドレイン，９はキヤリイ信
号線，１２はプリチヤージ用PMOS型トランジ
スタ，１３はプリチヤージ用クロツク信号Φp，
１７はインバーターゲート，１８は排他的論理和
ゲート（論理回路）である。
次にこの回路の動作について説明する。この回
路は、ALUの演算で、前段からのキヤリイ信号
をそのまま次段へ伝搬する働きをしている。これ
を詳しく説明すると、キヤリイを伝搬する前に、
まずキヤリイ信号線９はプリチヤージ用クロツク
信号１３に同期してＨレベル（5V）にプリチヤ
ージされており、ここで前ビツトの演算の結果そ
のビツトからキヤリイが発生すると、前段のキヤ
リイ信号４がＨレベルになり、キヤリイ信号線９
はＬレベルに設定される。このとき次段へのキヤ
リイ伝搬信号５がＨレベルになると、キヤリイ信
号線９のキヤリイ信号が次段へ伝搬される。
路は、ALUの演算で、前段からのキヤリイ信号
をそのまま次段へ伝搬する働きをしている。これ
を詳しく説明すると、キヤリイを伝搬する前に、
まずキヤリイ信号線９はプリチヤージ用クロツク
信号１３に同期してＨレベル（5V）にプリチヤ
ージされており、ここで前ビツトの演算の結果そ
のビツトからキヤリイが発生すると、前段のキヤ
リイ信号４がＨレベルになり、キヤリイ信号線９
はＬレベルに設定される。このとき次段へのキヤ
リイ伝搬信号５がＨレベルになると、キヤリイ信
号線９のキヤリイ信号が次段へ伝搬される。
また、各ビツトの演算はそれぞれのキヤリイ信
号線９の値が定まつた後に開始され、これはイン
バータゲート１７を経て得られた次段へのキヤリ
イ伝搬信号５の反転信号とキヤリイ信号線９の値
との排他的論理和をとつて行なわれる。
号線９の値が定まつた後に開始され、これはイン
バータゲート１７を経て得られた次段へのキヤリ
イ伝搬信号５の反転信号とキヤリイ信号線９の値
との排他的論理和をとつて行なわれる。
従来のマンチエスター型キヤリイ伝搬回路は以
上のように構成されているので、キヤリイ伝搬用
トランジスタのゲート７にＨレベルの信号が加え
られ、これにより上位ビツトへキヤリイ信号線９
のレベルは伝搬される。ここで各ビツトのキヤリ
イ信号線９はプリチヤージ期間にＨレベルになる
のでキヤリイ信号線９のＨレベルを伝搬すること
はなく、キヤリイ信号線９がＬレベルの場合に限
り、そのレベルがそのキヤリイ伝搬用トランジス
タを通して伝搬されている。この場合、キヤリイ
信号線９はプリチヤージ期間にＨレベル（5V）
になつており、この状態で前段のキヤリイ信号４
がＨレベルになると、キヤリイ信号線９はデイス
チヤージし始める。このときキヤリイ伝搬信号５
がＨレベルになつてもキヤリイ信号線９の電圧が
キヤリイ信号伝搬用トランジスタのゲート７電圧
に対して該トランジスタの閾値電圧Vth以上低く
なるまでこの伝搬用トランジスタはオンしない。
このため、キヤリイ伝搬信号５がアクテイブにな
つてからキヤリイ伝搬用トランジスタがオンする
までの時間がむだになり、キヤリイ伝搬信号５が
全ビツト同時に設定されてもキヤリイ信号線９の
レベルが最終的なキヤリイ伝搬出力となるまでに
はかなりの時間が必要となり、その結果演算速度
が遅くなるという問題点があつた。
上のように構成されているので、キヤリイ伝搬用
トランジスタのゲート７にＨレベルの信号が加え
られ、これにより上位ビツトへキヤリイ信号線９
のレベルは伝搬される。ここで各ビツトのキヤリ
イ信号線９はプリチヤージ期間にＨレベルになる
のでキヤリイ信号線９のＨレベルを伝搬すること
はなく、キヤリイ信号線９がＬレベルの場合に限
り、そのレベルがそのキヤリイ伝搬用トランジス
タを通して伝搬されている。この場合、キヤリイ
信号線９はプリチヤージ期間にＨレベル（5V）
になつており、この状態で前段のキヤリイ信号４
がＨレベルになると、キヤリイ信号線９はデイス
チヤージし始める。このときキヤリイ伝搬信号５
がＨレベルになつてもキヤリイ信号線９の電圧が
キヤリイ信号伝搬用トランジスタのゲート７電圧
に対して該トランジスタの閾値電圧Vth以上低く
なるまでこの伝搬用トランジスタはオンしない。
このため、キヤリイ伝搬信号５がアクテイブにな
つてからキヤリイ伝搬用トランジスタがオンする
までの時間がむだになり、キヤリイ伝搬信号５が
全ビツト同時に設定されてもキヤリイ信号線９の
レベルが最終的なキヤリイ伝搬出力となるまでに
はかなりの時間が必要となり、その結果演算速度
が遅くなるという問題点があつた。
この発明では、上記のような問題点を解決する
ためになされたもので、キヤリイ信号線のキヤリ
イ信号を高速に伝搬できるマンチエスター型キヤ
リイ伝搬回路を得ることを目的とする。
ためになされたもので、キヤリイ信号線のキヤリ
イ信号を高速に伝搬できるマンチエスター型キヤ
リイ伝搬回路を得ることを目的とする。
この発明にかかるマンチエスタ型キヤリイ伝搬
回路は、キヤリイ信号線をプリチヤージする回路
を、上記キヤリイ信号線のプリチヤージ電圧が電
源電圧の1/2程度の中間レベルとなるよう構成し
たものである。
回路は、キヤリイ信号線をプリチヤージする回路
を、上記キヤリイ信号線のプリチヤージ電圧が電
源電圧の1/2程度の中間レベルとなるよう構成し
たものである。
この発明においては、上記キヤリイ信号線のプ
リチヤージ電圧が電源電圧の1/2程度の中間レベ
ルとなるようにしたから、キヤリイ伝搬の際に
は、キヤリイ伝搬用トランジスタのゲート印加電
圧とソース電圧，つまりキヤリイ信号線のプリチ
ヤージ電位との電位差には該トランジスタのしき
い値電圧分より十分大きな開きが確保されること
となり、このため上記キヤリイ伝搬信号がアクテ
イブになると、キヤリイ伝搬用MOSトランジス
タはそのしきい値のばらつきに関係なく、直ちに
導通することとなり、常にキヤリイ信号を高速で
伝搬することができ、演算速度の高速化を確実に
図ることができる。
リチヤージ電圧が電源電圧の1/2程度の中間レベ
ルとなるようにしたから、キヤリイ伝搬の際に
は、キヤリイ伝搬用トランジスタのゲート印加電
圧とソース電圧，つまりキヤリイ信号線のプリチ
ヤージ電位との電位差には該トランジスタのしき
い値電圧分より十分大きな開きが確保されること
となり、このため上記キヤリイ伝搬信号がアクテ
イブになると、キヤリイ伝搬用MOSトランジス
タはそのしきい値のばらつきに関係なく、直ちに
導通することとなり、常にキヤリイ信号を高速で
伝搬することができ、演算速度の高速化を確実に
図ることができる。
以下、この発明の一実施例を図について説明す
る。
る。
第１図は本発明の一実施例によるマンチエスタ
ー型キヤリイ伝搬回路を示し、図において、１は
電源（5V），２はGND（0V），３はプリチヤージ
用クロツク信号（Φp），４〜９は上記従来装置と
全く同一のものであり、１０はキヤリイ信号線９
のプリチヤージ用のNMOS型トランジスタであ
り、該トランジスタ１０は約1.5Vの程度の高閾
値電圧Vthを持つ。
ー型キヤリイ伝搬回路を示し、図において、１は
電源（5V），２はGND（0V），３はプリチヤージ
用クロツク信号（Φp），４〜９は上記従来装置と
全く同一のものであり、１０はキヤリイ信号線９
のプリチヤージ用のNMOS型トランジスタであ
り、該トランジスタ１０は約1.5Vの程度の高閾
値電圧Vthを持つ。
１５はキヤリイ信号線９の値の反転信号、１６
はキヤリイ信号線９の電圧レベル設定用NMOS
型トランジスタ、１７ａはキヤリイ信号線９の値
を反転するインバーターゲート、１７ｂはキヤリ
イ伝搬信号を反転するインバーターゲート、１８
は排他的論理和ゲートである。また、１４ａ，１
４ｂはそれぞれのゲートにプリチヤージ用クロツ
ク信号３、インバーターゲート１７の出力を接続
されキヤリイ信号線９のレベルを中間レベルから
ＨレベルにプルアツプするPMOS型トランジス
タであり、これらはプルアツプ回路を構成してい
る。
はキヤリイ信号線９の電圧レベル設定用NMOS
型トランジスタ、１７ａはキヤリイ信号線９の値
を反転するインバーターゲート、１７ｂはキヤリ
イ伝搬信号を反転するインバーターゲート、１８
は排他的論理和ゲートである。また、１４ａ，１
４ｂはそれぞれのゲートにプリチヤージ用クロツ
ク信号３、インバーターゲート１７の出力を接続
されキヤリイ信号線９のレベルを中間レベルから
ＨレベルにプルアツプするPMOS型トランジス
タであり、これらはプルアツプ回路を構成してい
る。
次に動作について説明する。
まず閾値電圧Vthが約1.5Vのトランジスタ１０
を用いてキヤリイ信号線９をプリチヤージする
と、該信号線は約3.5V程度の中間レベルの電位
に保たれる。この時前段のキヤリイ信号線４がＨ
レベルになり、キヤリイ信号線９のＬレベル信号
を次段へ伝搬すべくキヤリイ伝搬信号５がＨレベ
ルになると、キヤリイ伝搬用トランジスタのソー
ス６とゲート７間の電位差は、このトランジスタ
のVthより高いためキヤリイ伝搬用トランジスタ
は直ちにオン状態となる。また、該キヤリイ伝搬
信号５は、全ビツト同時に設定されるため、キヤ
リイを伝える必要のあるビツトのキヤリイ伝搬用
トランジスタは同時にオン状態になり、キヤリイ
信号線９のＬレベルの信号が高速に伝搬されるこ
とになる。
を用いてキヤリイ信号線９をプリチヤージする
と、該信号線は約3.5V程度の中間レベルの電位
に保たれる。この時前段のキヤリイ信号線４がＨ
レベルになり、キヤリイ信号線９のＬレベル信号
を次段へ伝搬すべくキヤリイ伝搬信号５がＨレベ
ルになると、キヤリイ伝搬用トランジスタのソー
ス６とゲート７間の電位差は、このトランジスタ
のVthより高いためキヤリイ伝搬用トランジスタ
は直ちにオン状態となる。また、該キヤリイ伝搬
信号５は、全ビツト同時に設定されるため、キヤ
リイを伝える必要のあるビツトのキヤリイ伝搬用
トランジスタは同時にオン状態になり、キヤリイ
信号線９のＬレベルの信号が高速に伝搬されるこ
とになる。
また、各ビツトの演算は上記の方法で伝搬され
たキヤリイ信号線９の値とキヤリイ信号５の反転
信号の排他的論理和１８を取ることにより行なわ
れる。ここでキヤリイ信号線９の値がＬレベルの
場合はそのままその信号を排他的論理和ゲート１
８への出力信号として使用できるが、キヤリイ信
号線９の値が中間レベルの場合にはその中間レベ
ルの電位をプリチヤージ用クロツク３がＬレベル
の時に電源電圧まで引き上げ、これを排他的論理
和ゲートに出力する。そのため第１図に示すよう
にプルアツプ用のロジツク回路が設けられてい
る。このプルアツプ用のロジツク回路はキヤリイ
信号線９と電源１との間に直列に接続された２個
のPMOS型トランジスタからなり、これらのト
ランジスタの各ゲートには、それぞれプリチヤー
ジ用クロツク信号３、キヤリイ信号線９の値の反
転信号１５が接続されている。また、これらのト
ランジスタ１４ａ，１４ｂはPMOS型トランジ
スタであるため、プリチヤージ用トランジスタ１
０のクロツク信号１３がＬレベルで、かつキヤリ
イ信号線９が中間レベルのときにキヤリイ信号線
９の電位は電源電圧まで引き上げられる。上記の
ような回路を用いることにより、キヤリイ信号線
９の値がＬレベルの場合はそのままＬレベルの信
号を排他的論理和ゲート１８に出力し、キヤリイ
信号線９が中間レベルの場合には上記プルアツプ
用ロジツク回路によりキヤリイ信号線９をＨレベ
ルまでプルアツプし上記ゲート１８に出力する。
この時キヤリイ信号線９は5Vの電源電圧まで引
き上げられているが、次のプリチヤージ期間で該
キヤリイ信号線９はプリチヤージ用高閾値電圧
VthのNMOS型トランジスタ１０とNMOS型ト
ランジスタ１６により中間レベル（約3.5V）に
設定される。また上記NMOS型トランジスタ１
６は、トランジスタ１０とのオン抵抗の比により
キヤリイ信号線９の電位が所望の中間レベルの値
になるようにパラメータが設定されたものであ
る。そして各ビツトの演算は上記のようにして各
ビツトのキヤリイ信号線９の値が定まつた後に始
められ、従来の回路と同様にキヤリイ信号線９の
値と次段へのキヤリイ伝搬信号５の反転信号との
排他的論理和１８がとられ、これにより演算が進
められる。
たキヤリイ信号線９の値とキヤリイ信号５の反転
信号の排他的論理和１８を取ることにより行なわ
れる。ここでキヤリイ信号線９の値がＬレベルの
場合はそのままその信号を排他的論理和ゲート１
８への出力信号として使用できるが、キヤリイ信
号線９の値が中間レベルの場合にはその中間レベ
ルの電位をプリチヤージ用クロツク３がＬレベル
の時に電源電圧まで引き上げ、これを排他的論理
和ゲートに出力する。そのため第１図に示すよう
にプルアツプ用のロジツク回路が設けられてい
る。このプルアツプ用のロジツク回路はキヤリイ
信号線９と電源１との間に直列に接続された２個
のPMOS型トランジスタからなり、これらのト
ランジスタの各ゲートには、それぞれプリチヤー
ジ用クロツク信号３、キヤリイ信号線９の値の反
転信号１５が接続されている。また、これらのト
ランジスタ１４ａ，１４ｂはPMOS型トランジ
スタであるため、プリチヤージ用トランジスタ１
０のクロツク信号１３がＬレベルで、かつキヤリ
イ信号線９が中間レベルのときにキヤリイ信号線
９の電位は電源電圧まで引き上げられる。上記の
ような回路を用いることにより、キヤリイ信号線
９の値がＬレベルの場合はそのままＬレベルの信
号を排他的論理和ゲート１８に出力し、キヤリイ
信号線９が中間レベルの場合には上記プルアツプ
用ロジツク回路によりキヤリイ信号線９をＨレベ
ルまでプルアツプし上記ゲート１８に出力する。
この時キヤリイ信号線９は5Vの電源電圧まで引
き上げられているが、次のプリチヤージ期間で該
キヤリイ信号線９はプリチヤージ用高閾値電圧
VthのNMOS型トランジスタ１０とNMOS型ト
ランジスタ１６により中間レベル（約3.5V）に
設定される。また上記NMOS型トランジスタ１
６は、トランジスタ１０とのオン抵抗の比により
キヤリイ信号線９の電位が所望の中間レベルの値
になるようにパラメータが設定されたものであ
る。そして各ビツトの演算は上記のようにして各
ビツトのキヤリイ信号線９の値が定まつた後に始
められ、従来の回路と同様にキヤリイ信号線９の
値と次段へのキヤリイ伝搬信号５の反転信号との
排他的論理和１８がとられ、これにより演算が進
められる。
このように本実施例では、キヤリイ信号線９の
プリチヤージ電位を3.5V程度としたので、プリ
チヤージ状態では、キヤリイ伝搬用トランジスタ
７のゲート印加電圧（5V）とソース電位，つま
りプリチヤージ電位（3.5V）との電位差には該
トランジスタ７のしきい値電圧分（0.7V）より
十分大きな開き（1.5V）が確保されることとな
り、このためキヤリイ伝搬信号５がアクテイブに
なると、上記キヤリイ伝搬用トランジスタ７は、
そのしきい値のばらつきに関係なく、直ちにオン
することとなる。この結果複数段直列に接続され
たキヤリイ伝搬用トランジスタの動作時間の合計
は直列段数とは無関係に小さな値となり、演算速
度の高速化を確実に図ることができる。
プリチヤージ電位を3.5V程度としたので、プリ
チヤージ状態では、キヤリイ伝搬用トランジスタ
７のゲート印加電圧（5V）とソース電位，つま
りプリチヤージ電位（3.5V）との電位差には該
トランジスタ７のしきい値電圧分（0.7V）より
十分大きな開き（1.5V）が確保されることとな
り、このためキヤリイ伝搬信号５がアクテイブに
なると、上記キヤリイ伝搬用トランジスタ７は、
そのしきい値のばらつきに関係なく、直ちにオン
することとなる。この結果複数段直列に接続され
たキヤリイ伝搬用トランジスタの動作時間の合計
は直列段数とは無関係に小さな値となり、演算速
度の高速化を確実に図ることができる。
なお、上記の実施例では、高閾値電圧Vthのト
ランジスタ１０を用いてキヤリイ信号線をプリチ
ヤージすることにより、キヤリイ信号線を3.5V
程度の中間レベル設定するものを示したが、これ
は第２図に示すように0.7V程度のしきい値電圧
Vthを持つ通常のトランジスタ１１を２個直列に
接続しキヤリイ信号線を中間レベルの電位に設定
してもよく、上記実施例と同様な効果が得られ
る。
ランジスタ１０を用いてキヤリイ信号線をプリチ
ヤージすることにより、キヤリイ信号線を3.5V
程度の中間レベル設定するものを示したが、これ
は第２図に示すように0.7V程度のしきい値電圧
Vthを持つ通常のトランジスタ１１を２個直列に
接続しキヤリイ信号線を中間レベルの電位に設定
してもよく、上記実施例と同様な効果が得られ
る。
以上のように本発明にかかるマンチエスタ型キ
ヤリイ伝搬回路によれば、キヤリイ信号線のプリ
チヤージ電圧が電源電圧の1/2程度の中間レベル
となるようにしたので、キヤリイ伝搬の際には、
キヤリイ伝搬用トランジスタのゲート印加電圧と
ソース電圧、つまりキヤリイ信号線のプリチヤー
ジ電圧との電位差には該トランジスタのしきい値
電圧分より十分大きな開きが確保されることとな
り、このため上記キヤリイ伝搬信号がアクテイブ
になると、キヤリイ伝搬用MOSトランジスタは
そのしきい値のばらつきに関係なく、直ちに導通
することとなり、常にキヤリイ信号を高速で伝搬
することができ、演算速度の高速化を確実に大き
く進めることができるという効果がある。
ヤリイ伝搬回路によれば、キヤリイ信号線のプリ
チヤージ電圧が電源電圧の1/2程度の中間レベル
となるようにしたので、キヤリイ伝搬の際には、
キヤリイ伝搬用トランジスタのゲート印加電圧と
ソース電圧、つまりキヤリイ信号線のプリチヤー
ジ電圧との電位差には該トランジスタのしきい値
電圧分より十分大きな開きが確保されることとな
り、このため上記キヤリイ伝搬信号がアクテイブ
になると、キヤリイ伝搬用MOSトランジスタは
そのしきい値のばらつきに関係なく、直ちに導通
することとなり、常にキヤリイ信号を高速で伝搬
することができ、演算速度の高速化を確実に大き
く進めることができるという効果がある。
第１図はこの発明の一実施例によるマンチエス
ター型キヤリイ伝搬回路を示す回路図、第２図は
この発明の他の実施例を示す回路図、第３図は従
来のマンチエスター型キヤリイ伝搬回路を示す回
路図である。 図において、３はプリチヤージ用クロツク信
号、４はその前のビツトで発生したキヤリイ信
号、５は次段へのキヤリイ伝搬信号、１０はプリ
チヤージ用高Vthトランジスタ、１１はプリチヤ
ージ用トランジスタ、１４はプルアツプ用
PMOS型トランジスタ、１６はキヤリイ信号線
電圧レベル設定用NMOS型トランジスタ、１７
はインバータゲート、１８は排他的論理和ゲート
である。なお図中同一符号は同一又は相当部分を
示す。
ター型キヤリイ伝搬回路を示す回路図、第２図は
この発明の他の実施例を示す回路図、第３図は従
来のマンチエスター型キヤリイ伝搬回路を示す回
路図である。 図において、３はプリチヤージ用クロツク信
号、４はその前のビツトで発生したキヤリイ信
号、５は次段へのキヤリイ伝搬信号、１０はプリ
チヤージ用高Vthトランジスタ、１１はプリチヤ
ージ用トランジスタ、１４はプルアツプ用
PMOS型トランジスタ、１６はキヤリイ信号線
電圧レベル設定用NMOS型トランジスタ、１７
はインバータゲート、１８は排他的論理和ゲート
である。なお図中同一符号は同一又は相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ キヤリイ信号線に直列に接続され、キヤリイ
信号線の電圧レベルをキヤリイとして下位ビツト
から上位ビツトへ伝搬するMOSトランジスタと、
上記キヤリイ信号線をプリチヤージする回路と、
下位ビツトでのキヤリイ発生に応じて上記キヤリ
イ信号線をデイスチヤージする回路とを備えたマ
ンチエスタ型キヤリイ伝搬回路において、 上記プリチヤージ回路を、上記キヤリイ信号線
のプリチヤージ電圧が電源電圧の1/2程度の中間
レベルとなるよう構成したことを特徴とするマン
チエスタ型キヤリイ伝搬回路。 ２ 上記プリチヤージ回路は、電源とキヤリイ信
号線との間に設けられプリチヤージ用クロツクを
制御信号とする高しきい値トランジスタまたは直
列接続の２つのトランジスタと、上記キヤリイ信
号線と接地との間に設けられ上記プリチヤージ用
クロツク信号を制御信号とするトランジスタと、
キヤリイ伝搬時における中間レベルのキヤリイ信
号線の値を電源電位レベルにプルアツプして論理
回路に与えるプルアツプ回路とから構成されてい
ることを特徴とする特許請求の範囲第１項記載の
マンチエスタ型キヤリイ伝搬回路。 ３ 上記キヤリイ信号線と接地との間のトランジ
スタは、上記キヤリイ信号線をプルダウンする第
１のMOSトランジスタであり、 上記高しきい値トランジスタは、上記キヤリイ
信号線をプリチヤージする、上記第１のMOSト
ランジスタよりしきい値を大きく設定した第２の
MOSトランジスタから構成されていることを特
徴とする特許請求の範囲第２項記載のマンチエス
タ型キヤリイ伝搬回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154548A JPS62111325A (ja) | 1985-07-12 | 1985-07-12 | マンチェスタ型キャリィ伝搬回路 |
| US06/838,302 US4807176A (en) | 1985-07-12 | 1986-03-10 | Manchester type carry propagation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154548A JPS62111325A (ja) | 1985-07-12 | 1985-07-12 | マンチェスタ型キャリィ伝搬回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62111325A JPS62111325A (ja) | 1987-05-22 |
| JPH0457020B2 true JPH0457020B2 (ja) | 1992-09-10 |
Family
ID=15586658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154548A Granted JPS62111325A (ja) | 1985-07-12 | 1985-07-12 | マンチェスタ型キャリィ伝搬回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4807176A (ja) |
| JP (1) | JPS62111325A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211966A (en) * | 1987-11-02 | 1989-07-12 | Philips Nv | Digital integrated circuit |
| JP2885402B2 (ja) * | 1988-06-15 | 1999-04-26 | 富士通株式会社 | 並列形全加算器の桁上げ伝搬回路 |
| US4899305A (en) * | 1988-06-15 | 1990-02-06 | National Semiconductor Corp. | Manchester carry adder circuit |
| US4885716A (en) * | 1988-08-15 | 1989-12-05 | Dallas Semiconductor Corporation | High speed carry chain |
| US5163019A (en) * | 1990-11-29 | 1992-11-10 | Brooktree Corporation | Binary carry circuitry |
| JP2530070B2 (ja) * | 1991-09-11 | 1996-09-04 | 株式会社東芝 | 加算器 |
| JP3110221B2 (ja) * | 1993-10-04 | 2000-11-20 | 株式会社東芝 | 全加算器回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3919536A (en) * | 1973-09-13 | 1975-11-11 | Texas Instruments Inc | Precharged digital adder and carry circuit |
| US4179746A (en) * | 1976-07-19 | 1979-12-18 | Texas Instruments Incorporated | Digital processor system with conditional carry and status function in arithmetic unit |
| US4357675A (en) * | 1980-08-04 | 1982-11-02 | Bell Telephone Laboratories, Incorporated | Ripple-carry generating circuit with carry regeneration |
| US4408136A (en) * | 1981-12-07 | 1983-10-04 | Mostek Corporation | MOS Bootstrapped buffer for voltage level conversion with fast output rise time |
| US4538239A (en) * | 1982-02-11 | 1985-08-27 | Texas Instruments Incorporated | High-speed multiplier for microcomputer used in digital signal processing system |
| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| US4584660A (en) * | 1983-06-22 | 1986-04-22 | Harris Corporation | Reduction of series propagation delay and impedance |
| US4677584A (en) * | 1983-11-30 | 1987-06-30 | Texas Instruments Incorporated | Data processing system with an arithmetic logic unit having improved carry look ahead |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| US4661930A (en) * | 1984-08-02 | 1987-04-28 | Texas Instruments Incorporated | High speed testing of integrated circuit |
| JPS61168041A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | 算術論理演算回路 |
-
1985
- 1985-07-12 JP JP60154548A patent/JPS62111325A/ja active Granted
-
1986
- 1986-03-10 US US06/838,302 patent/US4807176A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4807176A (en) | 1989-02-21 |
| JPS62111325A (ja) | 1987-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880608A (en) | Pulsed domino latches | |
| US4831285A (en) | Self precharging static programmable logic array | |
| JPS6347176B2 (ja) | ||
| EP0647028B1 (en) | Latch controlled output driver | |
| US4595845A (en) | Non-overlapping clock CMOS circuit with two threshold voltages | |
| JPS61501545A (ja) | 半導体論理回路 | |
| JPH0457020B2 (ja) | ||
| US5646566A (en) | Low power clocked set/reset fast dynamic latch | |
| EP0228649B1 (en) | CMOS encoder circuit | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| US4992678A (en) | High speed computer data transfer system | |
| US6223199B1 (en) | Method and apparatus for an N-NARY HPG gate | |
| JPS6227408B2 (ja) | ||
| US6271684B1 (en) | Method and apparatus for stalling OTB domino circuits | |
| JPH0779150A (ja) | 半導体集積回路 | |
| JPH0348356A (ja) | バス回路 | |
| JPH11154857A (ja) | 演算回路 | |
| KR100248802B1 (ko) | 클럭신호 드라이브 회로 | |
| US6219687B1 (en) | Method and apparatus for an N-nary Sum/HPG gate | |
| JPH0782424B2 (ja) | キヤリ−の伝達が行なわれるデジタル回路 | |
| JP3754028B2 (ja) | 半導体装置 | |
| US6262615B1 (en) | Dynamic logic circuit | |
| JP2647923B2 (ja) | 論理回路 | |
| JPH04271516A (ja) | 半導体集積回路装置 | |
| JPS6231096A (ja) | Ｍｏｓ型リ−ドオンリ−メモリ装置 |