JPS6227408B2 - - Google Patents
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- Publication number
- JPS6227408B2 JPS6227408B2 JP55124842A JP12484280A JPS6227408B2 JP S6227408 B2 JPS6227408 B2 JP S6227408B2 JP 55124842 A JP55124842 A JP 55124842A JP 12484280 A JP12484280 A JP 12484280A JP S6227408 B2 JPS6227408 B2 JP S6227408B2
- Authority
- JP
- Japan
- Prior art keywords
- system bus
- potential
- transistor
- power supply
- bus
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に関し、MOSLSI等によつて
構成されたマイクロプロセツサ（Micropro−
cessor）およびその周辺LSI等の内部システムバ
ス（System bus）に関するものであり、無駄な
電力消費を減少させることを目的とする。
構成されたマイクロプロセツサ（Micropro−
cessor）およびその周辺LSI等の内部システムバ
ス（System bus）に関するものであり、無駄な
電力消費を減少させることを目的とする。
すなわち、本発明は、上記システムバスが内部
レジスタからのデータもしくは外部からのデータ
等から遮断され独立した状態にあるときは、シス
テムバスに接続された制御回路により、システム
バスをハイレベルあるいはロウレベルの状態にス
タテイツクに保持されるようにしてスタテイツク
な電流通路をなくし、且つ、システムバスにデー
タが転送される場合にはデータがハイレベル、ロ
ウレベルいずれの状態においてもスタテイツクな
電流通路をなくして、集積回路の低電力化を計る
システムバスを提供するものである。
レジスタからのデータもしくは外部からのデータ
等から遮断され独立した状態にあるときは、シス
テムバスに接続された制御回路により、システム
バスをハイレベルあるいはロウレベルの状態にス
タテイツクに保持されるようにしてスタテイツク
な電流通路をなくし、且つ、システムバスにデー
タが転送される場合にはデータがハイレベル、ロ
ウレベルいずれの状態においてもスタテイツクな
電流通路をなくして、集積回路の低電力化を計る
システムバスを提供するものである。
第１図はマイクロプロセツサの一例のシステム
バスに関する部分の概略構成図である。１は内部
アドレスバスあるいは内部データバスに代表され
るシステムバスでたとえば８ビツトマイクロプロ
セツサでは８本のラインよりなる。２，３はアキ
ユムレータ、スタツクポインタ、インデツクスレ
ジスタ等のレジスタもしくはプログラムカウンタ
を示し、４はALU（alithm etic logic unit）を
示す。５はシステムバス１の内容を外部バスに転
送するためのバツフア、６，６′，７は双方向バ
ス、８，９および１０はALU４に対する入出力
バス、１１は１とは異なる他の内部システムバス
でこれも８ビツトでは８本のラインよりなるもの
である。１３は外部データバス１２からのインス
トラクシヨンを保持するインストラクシヨンレジ
スタ、１４は内部バス１５を通してインストラク
シヨンレジスタ１３の内容がデコードされバス１
８を通してコントロール信号を出力する部分であ
り、このコントロール信号はバス６〜１０に関与
し、データの転送を制御する。バス１８のコント
ロール信号は割り込みあるいはリスタート１６が
生じた場合にも、割り込みの論理あるいはリスタ
ートの論理回路部１７および１４を介して出力さ
れる。
バスに関する部分の概略構成図である。１は内部
アドレスバスあるいは内部データバスに代表され
るシステムバスでたとえば８ビツトマイクロプロ
セツサでは８本のラインよりなる。２，３はアキ
ユムレータ、スタツクポインタ、インデツクスレ
ジスタ等のレジスタもしくはプログラムカウンタ
を示し、４はALU（alithm etic logic unit）を
示す。５はシステムバス１の内容を外部バスに転
送するためのバツフア、６，６′，７は双方向バ
ス、８，９および１０はALU４に対する入出力
バス、１１は１とは異なる他の内部システムバス
でこれも８ビツトでは８本のラインよりなるもの
である。１３は外部データバス１２からのインス
トラクシヨンを保持するインストラクシヨンレジ
スタ、１４は内部バス１５を通してインストラク
シヨンレジスタ１３の内容がデコードされバス１
８を通してコントロール信号を出力する部分であ
り、このコントロール信号はバス６〜１０に関与
し、データの転送を制御する。バス１８のコント
ロール信号は割り込みあるいはリスタート１６が
生じた場合にも、割り込みの論理あるいはリスタ
ートの論理回路部１７および１４を介して出力さ
れる。
以上の動作は、基本的に、基本クロツク１９を
もとに、タイミングジエネレータ２０により、ラ
イン２１を介してタイミングが出力され、このタ
イミングをもとに動作している。
もとに、タイミングジエネレータ２０により、ラ
イン２１を介してタイミングが出力され、このタ
イミングをもとに動作している。
第１図に示す構成においてシステムバス１，１
１はバス６，７，１０が非導通の状態にあると
き、即ち、システムバスがレジスタ２，３あるい
はALU４等から独立しているとき、システムバ
ス１，１１の各ビツトのうちのすべてもしくは大
部分がハイレベルの状態あるいはロウレベルの状
態に保持されている方が都合が良い。例えば、割
り込みあるいはリスタートが生じたときのベクタ
ーアドレス（vector adress）方式を採用すると
すると、例えばシステムバス１が内部アドレスバ
スのとき、リスタートあるいは割り込みの種類に
より、バス１８を通して出力されるコントロール
信号はあらかじめシステムバス１がハイレベルあ
るいはロウレベルの状態に保持されていないと、
システムバスの各ビツトをすべて制御する必要が
あり、論理が非常に複雑になる。
１はバス６，７，１０が非導通の状態にあると
き、即ち、システムバスがレジスタ２，３あるい
はALU４等から独立しているとき、システムバ
ス１，１１の各ビツトのうちのすべてもしくは大
部分がハイレベルの状態あるいはロウレベルの状
態に保持されている方が都合が良い。例えば、割
り込みあるいはリスタートが生じたときのベクタ
ーアドレス（vector adress）方式を採用すると
すると、例えばシステムバス１が内部アドレスバ
スのとき、リスタートあるいは割り込みの種類に
より、バス１８を通して出力されるコントロール
信号はあらかじめシステムバス１がハイレベルあ
るいはロウレベルの状態に保持されていないと、
システムバスの各ビツトをすべて制御する必要が
あり、論理が非常に複雑になる。
一方、システムバス１が例えば“１”の状態に
保持されていると、11111110（８ビツトのとき）
を出力するためには下位の１ビツトのみ“０”に
なれば良いため、論理が簡単になる。
保持されていると、11111110（８ビツトのとき）
を出力するためには下位の１ビツトのみ“０”に
なれば良いため、論理が簡単になる。
このような方式を実現するために、従来用いら
れている例をｎチヤンネルMOS LSIについて示
すと第２図のようになる。
れている例をｎチヤンネルMOS LSIについて示
すと第２図のようになる。
第２図は、第１図のシステムバス１，１１の各
１ビツト部につながるレジスタ部分の構成を示す
もので、３３はシステムバス１の１本のライン、
３４は内部システムバス１１の１本のラインを示
す。そして、トランスフアゲートとなるトランジ
スタ４４，４６はバス６′を構成し、トランジス
タ４５，４７はバス６を構成するものである。
１ビツト部につながるレジスタ部分の構成を示す
もので、３３はシステムバス１の１本のライン、
３４は内部システムバス１１の１本のラインを示
す。そして、トランスフアゲートとなるトランジ
スタ４４，４６はバス６′を構成し、トランジス
タ４５，４７はバス６を構成するものである。
第２図において、さらに、制御信号３６〜３９
は第１図において、バス１８から出力される制御
信号の一部に対応し、３５はプリチヤージ信号、
４０〜５１はｎチヤンネルMOSトランジスタ、
３１，３２は各々レジスタ２ａの入力部および出
力部、５２は制御信号線３６〜３９を強制的に接
地レベルに落とす制御信号である。なおＶDDは電
源電圧である。第２図の動作を説明する時のクロ
ツク信号を便宜上第３図に示すようにφ１，φ２
の２相の場合を考える。勿論、φ１，φ２の２相
に相当するクロツクを有する３相以上の多相クロ
ツクの場合も同様に考えることが出来る。
は第１図において、バス１８から出力される制御
信号の一部に対応し、３５はプリチヤージ信号、
４０〜５１はｎチヤンネルMOSトランジスタ、
３１，３２は各々レジスタ２ａの入力部および出
力部、５２は制御信号線３６〜３９を強制的に接
地レベルに落とす制御信号である。なおＶDDは電
源電圧である。第２図の動作を説明する時のクロ
ツク信号を便宜上第３図に示すようにφ１，φ２
の２相の場合を考える。勿論、φ１，φ２の２相
に相当するクロツクを有する３相以上の多相クロ
ツクの場合も同様に考えることが出来る。
いま、制御信号線３６〜３９がφ１と同期し
て、φ１のハイレベルの区間でハイレベルになり
得るとし、プリチヤージ信号３５および制御信号
５２がφ２に同期したφ２と等価な信号であると
すると、システムバス３３，３４にはφ１に同期
してValidな信号がのることになる。いま、第２
図に示す回路がダイナミツク動作をすると考える
とプルアツプのトランジスタ４２，４３は本質的
には必要ないが、スタテイツクな動作の場合には
トランジスタ４２，４３は本質的に必要となる。
この場合に、例えばφ１で制御信号線３７がハイ
レベルとなり、トランジスタ４５が導通してレジ
スタ２の内容がその出力部３２を介してシステム
バス３３に出力されるとき、その出力がロウレベ
ルの時にはφ１の区間で、トランジスタ４３，４
５およびレジスタ２の出力のドライバートランジ
スタを通してスタテツクに電流通路が生じ、その
結果、全体のシステムとして消費電力の増大を生
じる。
て、φ１のハイレベルの区間でハイレベルになり
得るとし、プリチヤージ信号３５および制御信号
５２がφ２に同期したφ２と等価な信号であると
すると、システムバス３３，３４にはφ１に同期
してValidな信号がのることになる。いま、第２
図に示す回路がダイナミツク動作をすると考える
とプルアツプのトランジスタ４２，４３は本質的
には必要ないが、スタテイツクな動作の場合には
トランジスタ４２，４３は本質的に必要となる。
この場合に、例えばφ１で制御信号線３７がハイ
レベルとなり、トランジスタ４５が導通してレジ
スタ２の内容がその出力部３２を介してシステム
バス３３に出力されるとき、その出力がロウレベ
ルの時にはφ１の区間で、トランジスタ４３，４
５およびレジスタ２の出力のドライバートランジ
スタを通してスタテツクに電流通路が生じ、その
結果、全体のシステムとして消費電力の増大を生
じる。
本発明は上述の問題点にに鑑み、リーク電流を
除いてスタテイツクには電流通路を生じないシス
テムバス回路を提供するものであり、システムバ
スが電源又は接地電位と論理的に異なる電位のと
き電源又は接地からシステムバスへの電流路をし
や断するものである。
除いてスタテイツクには電流通路を生じないシス
テムバス回路を提供するものであり、システムバ
スが電源又は接地電位と論理的に異なる電位のと
き電源又は接地からシステムバスへの電流路をし
や断するものである。
たとえば相補型MOS回路は周知の如く、スタ
テイツクには電流通路を生じることがないため、
ｎチヤンネルMOS回路等に比較して極めて消費
電力の少ない回路を提供することが可能である。
従つて、さらに本発明を、相補型MOS回路を用
いたシステムバス周辺の回路に適用すれば、スタ
テイツクな電流通路を除去でき極めて低消費電力
な集積回路を提供することができる。
テイツクには電流通路を生じることがないため、
ｎチヤンネルMOS回路等に比較して極めて消費
電力の少ない回路を提供することが可能である。
従つて、さらに本発明を、相補型MOS回路を用
いたシステムバス周辺の回路に適用すれば、スタ
テイツクな電流通路を除去でき極めて低消費電力
な集積回路を提供することができる。
第４図に本発明の回路の一実施例を示す。
なお、第４図で、第２図と同様の動作および部
分を示す部分は第２図と同じ番号を付し、重複説
明は省略する。基本クロツクも便宜上第３図に示
すようにφ１，φ２の２相クロツクで動作するも
のとする。第２図の場合と同様に、φ１，φ２の
２相に相当するクロツクを有する３相以上の多相
クロツクの場合も同様に考えることが出来る。
分を示す部分は第２図と同じ番号を付し、重複説
明は省略する。基本クロツクも便宜上第３図に示
すようにφ１，φ２の２相クロツクで動作するも
のとする。第２図の場合と同様に、φ１，φ２の
２相に相当するクロツクを有する３相以上の多相
クロツクの場合も同様に考えることが出来る。
なお、トランジスタ４０，４１，４４〜４７で
構成されるトランスフアゲートはｎチヤンネル
MOS型トランジスタあるいはｎチヤンネルおよ
びＰチヤンネルのトランジスタで構成しても良
い、レジスタ２およびインバータ６０，６１はラ
イン３４，３２から入力信号が印加され、相補型
MOSトランジスタで構成され、トランジスタ６
２，６３はシステムバスを構成するライン３４，
３３と電源ＶDD間に接続され、Ｐチヤンネルトラ
ンジスタで構成される。
構成されるトランスフアゲートはｎチヤンネル
MOS型トランジスタあるいはｎチヤンネルおよ
びＰチヤンネルのトランジスタで構成しても良
い、レジスタ２およびインバータ６０，６１はラ
イン３４，３２から入力信号が印加され、相補型
MOSトランジスタで構成され、トランジスタ６
２，６３はシステムバスを構成するライン３４，
３３と電源ＶDD間に接続され、Ｐチヤンネルトラ
ンジスタで構成される。
インバータ６０，６１およびトランジスタ６
２，６３で２ケの制御回路が形成されており、第
４図の場合はシステムバス３３，３４をハイレベ
ルに保持する役目をする。第４図では、制御回路
が、３ケのトランジスタで簡単に構成され、６
０，６１はCMOSインバータ、６２，６３はスイ
ツチング用ＰチヤンネルMOSトランジスタであ
る。
２，６３で２ケの制御回路が形成されており、第
４図の場合はシステムバス３３，３４をハイレベ
ルに保持する役目をする。第４図では、制御回路
が、３ケのトランジスタで簡単に構成され、６
０，６１はCMOSインバータ、６２，６３はスイ
ツチング用ＰチヤンネルMOSトランジスタであ
る。
第４図の動作を以下に説明する。ライン３５に
印加されるクロツクφ２がハイレベルにあると
き、プリチヤージ信号３５により、システムバス
３３，３４はハイレベルの状態になる。この状態
はインバータ６０，６１を通つてＰチヤンネルト
ランジスタ６２，６３のゲートにロウレベルで印
加されるため、このトランジスタによつてもシス
テムバス３３，３４がハイレベルになる。この状
態では、インバータ６０，６１およびトランジス
タ６２，６３により正帰還がかかるので、システ
ムバスがレジスタとは遮断状態にあるとき、ハイ
レベルに保持されることが判る。
印加されるクロツクφ２がハイレベルにあると
き、プリチヤージ信号３５により、システムバス
３３，３４はハイレベルの状態になる。この状態
はインバータ６０，６１を通つてＰチヤンネルト
ランジスタ６２，６３のゲートにロウレベルで印
加されるため、このトランジスタによつてもシス
テムバス３３，３４がハイレベルになる。この状
態では、インバータ６０，６１およびトランジス
タ６２，６３により正帰還がかかるので、システ
ムバスがレジスタとは遮断状態にあるとき、ハイ
レベルに保持されることが判る。
クロツクがφ１のハイレベルにあるとき、例え
ば、制御信号３７により、トランスフアゲート４
５を介して、レジスタ２の内容が出力部３２を通
して出力される場合と考える。レジスタの内容が
ハイレベルの場合は、レジスタ２の出力部３２の
ドライバートランジスタも遮断状態にあるため、
システムバス３３はハイレベルに保持されたまま
であり、電源から接地への直流パスは生じない。
ば、制御信号３７により、トランスフアゲート４
５を介して、レジスタ２の内容が出力部３２を通
して出力される場合と考える。レジスタの内容が
ハイレベルの場合は、レジスタ２の出力部３２の
ドライバートランジスタも遮断状態にあるため、
システムバス３３はハイレベルに保持されたまま
であり、電源から接地への直流パスは生じない。
そして、レジスタ２の内容がロウレベルの場合
は、レジスタ２の出力部３２のドライバートラン
ジスタは導通状態になる。ところがシステムバス
３３がロウレベルになると、インバータ６１を介
してＰチヤンネルトランジスタ６３のゲートにハ
イレベルの電圧がかかるために、トランジスタ６
３が遮断状態になる。従つて電源ＶDDからシステ
ムバス３３への直流パスは生じなくなる。
は、レジスタ２の出力部３２のドライバートラン
ジスタは導通状態になる。ところがシステムバス
３３がロウレベルになると、インバータ６１を介
してＰチヤンネルトランジスタ６３のゲートにハ
イレベルの電圧がかかるために、トランジスタ６
３が遮断状態になる。従つて電源ＶDDからシステ
ムバス３３への直流パスは生じなくなる。
以上のように、システムバスにデータが接続さ
れない場合も、データが接続された場合も、電源
からシステムバスを介して接地に流れる電流経路
は生じない。
れない場合も、データが接続された場合も、電源
からシステムバスを介して接地に流れる電流経路
は生じない。
第４図の例は、システムバスを電源ＶDDに接続
する場合についてのものであるが、システムバス
をたとえばローレベルの接地電位GNDに接続す
る場合いわゆるシステムバスの電位をデイスチヤ
ージにより定める場合の実施例を第５図に示す。
する場合についてのものであるが、システムバス
をたとえばローレベルの接地電位GNDに接続す
る場合いわゆるシステムバスの電位をデイスチヤ
ージにより定める場合の実施例を第５図に示す。
第５図において、第４図と同じ部分に関しては
第４図と同じ番号を附し、重複説明は省略する。
第５図で、第４図のＰチヤンネルトランジスタ６
２，６３をｎチヤンネルトランジスタ６４，６５
に置き換え、トランジスタ４０，４１，６４，６
５の一端子を電源電圧（ＶDD）から接地電圧
（GND）に変更すれば良い。動作はシステムバス
をハイレベルに保持する場合と同様であつて、シ
ステムバス３３，３４がハイレベルになれば、ト
ランジスタ６４，６５がオフとなり、システムバ
ス３３，３４とGND間の接続が遮断され、GND
へ電流が流れない。
第４図と同じ番号を附し、重複説明は省略する。
第５図で、第４図のＰチヤンネルトランジスタ６
２，６３をｎチヤンネルトランジスタ６４，６５
に置き換え、トランジスタ４０，４１，６４，６
５の一端子を電源電圧（ＶDD）から接地電圧
（GND）に変更すれば良い。動作はシステムバス
をハイレベルに保持する場合と同様であつて、シ
ステムバス３３，３４がハイレベルになれば、ト
ランジスタ６４，６５がオフとなり、システムバ
ス３３，３４とGND間の接続が遮断され、GND
へ電流が流れない。
また、第６図に示すように、第４図でスイツチ
ング用Ｐチヤンネルトランジスタ６２，６３を
CMOSインバータ６６，６７に変更しても、動作
上全く同様である。さらに、第７図のごとく第５
図のｎチヤンネルスイツチングトランジスタ６
４，６５の代わりにCMOSインバータ６６，６７
を用いて第７図のごとき構成とすることができ
る。
ング用Ｐチヤンネルトランジスタ６２，６３を
CMOSインバータ６６，６７に変更しても、動作
上全く同様である。さらに、第７図のごとく第５
図のｎチヤンネルスイツチングトランジスタ６
４，６５の代わりにCMOSインバータ６６，６７
を用いて第７図のごとき構成とすることができ
る。
以上から判るように、本発明はシステムバスを
ハイレベルあるいはロウレベルの状態に保持する
ための回路を極めて簡単な回路構成で実現し、シ
ステムバスが電源電位又は接地電位と異なる論理
電位のときに電源又は接地とシステムバス間の電
流経路を遮断するもので、極めて低消費電力な動
作をさせることが可能となる。
ハイレベルあるいはロウレベルの状態に保持する
ための回路を極めて簡単な回路構成で実現し、シ
ステムバスが電源電位又は接地電位と異なる論理
電位のときに電源又は接地とシステムバス間の電
流経路を遮断するもので、極めて低消費電力な動
作をさせることが可能となる。
第１図はマイクロプロセツサのシステムバスに
関する部分の概略回路構成図、第２図はシステム
バスに関する部分の従来の具体回路図、第３図は
基本クロツクを示す図、第４図はシステムバスに
関する部分の本発明の一実施例の回路図、第５、
第６、第７図は本発明の他の実施例の回路構成図
である。 １，１１……システムバス、２……レジスタ、
３３，３４……システムバスのライン、４４，４
５……MOSトランジスタ、６０，６１……
CMOSインバータ、６２，６３……Ｐチヤンネル
MOSトランジスタ、６４，６５……ｎチヤンネ
ルMOSトランジスタ、６６，６７……CMOSイ
ンバータ。
関する部分の概略回路構成図、第２図はシステム
バスに関する部分の従来の具体回路図、第３図は
基本クロツクを示す図、第４図はシステムバスに
関する部分の本発明の一実施例の回路図、第５、
第６、第７図は本発明の他の実施例の回路構成図
である。 １，１１……システムバス、２……レジスタ、
３３，３４……システムバスのライン、４４，４
５……MOSトランジスタ、６０，６１……
CMOSインバータ、６２，６３……Ｐチヤンネル
MOSトランジスタ、６４，６５……ｎチヤンネ
ルMOSトランジスタ、６６，６７……CMOSイ
ンバータ。
Claims (1)
- 【特許請求の範囲】 １ 集積回路内の内部システムバスに接続された
プリチヤージ用トランジスタと、上記システムバ
スと電源或いは上記システムバスと接地間に接続
されたスイツチング用トランジスタと、上記シス
テムバスから信号が印加され、上記信号の値に従
つて上記スイツチング用トランジスタを開閉させ
る制御部と、上記システムバスから或いは上記シ
ステムバスへ信号の送受をするための制御用トラ
ンジスタと、上記プリチヤージ用トランジスタお
よび制御用トランジスタのタイミング生成用基本
クロツクを具備し、上記基本クロツクによりプリ
チヤージの期間は、上記プリチヤージ用トランジ
スタにより、システムバスの電位を電源電位或い
は接地電位に保持し、上記プリチヤージの期間以
外で、上記制御用トランジスタがアクテイブにな
り、上記システムバスへの信号の電位が、上記電
源電位或いは、接地電位と論理的に同じ電位のと
き、上記スイツチング用トランジスタおよび上記
制御部により、上記システムバスの信号の電位を
保持し、上記システムバスへの信号の電位が、上
記電源電位或いは接地電位と論理的に異なる電位
のとき、上記スイツチング用トランジスタをイン
アクテイブにして、上記電源電位或いは接地電位
から上記システムバスへの電流路をしや断してな
ることを特徴とする集積回路。 ２ 制御部がインバータよりなることを特徴とす
る特許請求の範囲第１項に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124842A JPS5750032A (en) | 1980-09-09 | 1980-09-09 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124842A JPS5750032A (en) | 1980-09-09 | 1980-09-09 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750032A JPS5750032A (en) | 1982-03-24 |
| JPS6227408B2 true JPS6227408B2 (ja) | 1987-06-15 |
Family
ID=14895437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55124842A Granted JPS5750032A (en) | 1980-09-09 | 1980-09-09 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750032A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919434A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | レベル保証回路 |
| JPS59121420A (ja) * | 1982-12-27 | 1984-07-13 | Nec Corp | Ｃｍｏｓ型集積回路の入力回路 |
| JPS6045870A (ja) * | 1983-08-24 | 1985-03-12 | Oki Electric Ind Co Ltd | バスの構成方式 |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
| JPH0329925Y2 (ja) * | 1984-12-20 | 1991-06-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1502270A (en) * | 1974-10-30 | 1978-03-01 | Hitachi Ltd | Word line driver circuit in memory circuit |
-
1980
- 1980-09-09 JP JP55124842A patent/JPS5750032A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750032A (en) | 1982-03-24 |
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