JPH0457026B2 - - Google Patents

Description

【発明の詳細な説明】 （関連出源） 本文に記述するも特許請求の範囲には含まれな
い主題は、下記の係属中の米国特許出願の少なく
とも１つに示され請求されている。即ち、 1983年２月28日出願のRyanおよびTrubiskyの
米国特許出願第470127号「重複カツシエ記憶装
置」 1983年２月28日出願のRyanおよびGuenthner
の米国特許出願第470343号「独立的にアドレス指
定可能なデータおよびデイレクトリ・アレーを備
えたカツシエ」 1983年２月28日出願のRyanおよびGuenthner
の米国特許出願第470126号「カツシエに対する周
辺機器の二次的アクセス法」 1983年２月28日出願のRyanおよびGuenthner
の米国特許出願第470125号「カツシエに対する予
め取出された命令の検査法」 本発明は、コンピユータ・システムに関する。
特に、本発明は、多重プロセツサ・システムの各
プロセツサ間のデータのフローの制御に関する。

デイジタル・データ処理システムの技術におい
ては、このようなシステムは各々がそれ自体固有
のカツシエ記憶装置を有する複数の個々の処理装
置を含んでいる。同時に、いくつかの処理装置は
１つの共通の主記憶装置を共有することができ
る。処理装置のスループツトを最大にする問題に
おいては、カツシエ記憶装置をストア・インツー
方式に基づいて操作することが知られている。換
言すれば、主記憶装置から抽出され処理装置の１
つにより処理されあるいは修正されたデータにお
いては、その結果得たデータはこの処理装置と関
連するカツシエ記憶装置においてのみ格納され
る。このような条件においては、修正されたデー
タの最も後のバージヨンの唯１つの場所が前記の
処理装置と関連したカツシエ内にある。主記憶装
置に残る同じデータ・ブロツクは無効となる。も
しこの時他の処理装置の１つが同じデータ・ブロ
ツクに対する要求を有するならば、要求側のプロ
セツサからデータの最も後の形態を使用可能にす
るための装置が設けられなければなない。

この問題については、先行するAnderson等の
米国特許第3735360号において取扱われている。
この米国特許においては、要求されたデータの妥
当なコピーのみがカツシエ記憶装置の１つに見出
されることを表示するレコードが各カツシエ記憶
装置において保持されるシステムが開示されてい
る。このように、要求されると、要求されたデー
タが見出されたカツシエから主記憶装置に転送さ
れ次いで要求側の処理装置に対して主記憶装置か
らアクセスされる。このようなシステムは、遥か
に遅い装置である主記憶装置がかかる転送毎に２
回ずつアクセスされなければならない状態におい
ては必然的に遅くなる。

従つて、本発明の目的は、上記の問題を回避す
る改善されたコンピユータ・システムの提供にあ
る。

本発明に別の目的は、強化されたスループツト
特性を特徴とする前述の如き改善されたコンピユ
ータ・システムの提供にある。

本発明の更に他の目的は、データ・フローの改
善された制御を特徴とする前述の如きコンピユー
タの提供にある。

上記および他の目的の達成において、本発明に
よれば、多重プロセツサ・コンピユータ・システ
ムの各処理装置がそれ自体固有のカツシエ記憶装
置を有するストア・インツー方式のカツシエ構成
を特徴とする多重プロセツサ・コンピユータ・シ
ステムが提供される。処理装置のどれかにより処
理されたデータは、この処理装置と関連するカツ
シエ記憶装置に格納される。このように修正され
たデータ・ブロツクが処理装置の他のどれかによ
り要求される時、要求されたデータは、これを共
有の主記憶装置に対して最初に転送することを必
要とせずに要求側の処理装置に対して直接転送さ
れる。要求側のプロセツサに対する転送の予備条
件としてではなく、予め定めた条件の下にデータ
のカツシエから主記憶装置に対する転送もまた行
なわれる。

本発明については、以下の詳細な記述を図面に
照して照合すれば更によく理解することができよ
う。

次に図面に関して更に詳細に述べれば、これま
で本文において述べた形式のコンピユータ・シス
テムが第１図に示されている。係属中のR.C.
Moffettの米国特許出願第415130号に記載された
ように、例示されたコンピユータ・システムは、
分散処理特性を特徴とするものである。図に示さ
れるように、本システムは、第１の中央処理装置
（CPU）２と第２の中央処理装置（CPU）４を有
する。また、第１の中央インターフエース装置
（CIU）６および第２の中央インターフエース装
置（CIU）８も設けられている。第１のCPU２
は、第１のCPU６および第２のCPU８の双方と
通信するための装置を有する。同様に、第２の
CPU４は第１のCIU６および第２のCIU８と通信
する装置を有する。１つ以上の入出力装置（Ｉ／
Ｏ Ｕ）１０および１２がそれぞれ設けられる。
これらの装置は、基本的にCIU６および８、およ
びシステムの入出力周辺装置間の多重化された相
互接続を提供する。第１の記憶装置１４は、第１
のCIU６と関連するように接続される。同様に、
第２の記憶装置１６は、第２のCIU８と関連する
ように接続されている。このようなシステムにお
いては、中央処理装置２および４がデータの通常
の演算操作を行なう。

データは、入出力装置１０に関して送受され
る。中央インターフエース装置６および８は、就
中、中央処理装置と、入出力装置および関連する
記憶装置間に通信管理機能を提供する。

記憶装置１４および１６は、元のデータならび
にCPUより操作されたデータに対する格納場所
を提供する。こゝに述べるシステムにおいては、
中央インターフエース装置６および８の各々が２
つの中央処理装置２および４のいずれかと直接通
信状態にあり得ることが判る。両方の中央処理装
置は入出力装置１０および１２と通信状態にあ
る。更に、本発明の実施例においては、２つの
CIUの各々は、システムの他の半分と関連する記
憶装置と直接通信する能力を有する。このよう
に、例示されたシステムの半分間には相互に連絡
する能力があることが判るであろう。

この通信能力の故に、このシステムのいくつか
の構成要素は全て相互に同期されることが必要と
なる。このためには、制御センタ１８が設けられ
る。この制御センタ１８は機能においては更に別
のCPUであり、その機能は作動状態の諸装置の
同期を含むシステムに対する基本的な制御操作を
規定することである。

第１図に示される構成については、本発明が作
用する環境を示す目的のため記述される。

第２図においては、第１図に示されたCPU２
の如きCPUの主な構成要素即ちサブシステムが
示され、他のCPU４は構造において同じもので
ある。通常、CPU２は１つのカツシエ記憶装置
を含む。第２図に示される例示的な実施態様にお
いては、一方が以下において１カツシエとして識
別される命令カツシエ２０である。カツシエ・メ
モリーの他方は演算子カツシエ２２として示さ
れ、以下においてＯカツシエとして識別される。
ShellyおよびTrubiskyの前掲の係属中の米国特
許出願において更に詳細に所要のされるように、
中央処理装置のパイプライン構造（CUPS）２４
がプロセツサ２の全体的な処理操作を制御する。
命令取出し装置２６は、命令カツシエ２０および
（または）演算子カツシエ２２に対して命令ワー
ドのアドレスの供給または伝送を行なう。命令取
出し装置２６からの命令カツシエによる命令アド
レスの受取りに応答して、命令のダブルワードが
カツシエ２０または２２から命令取出し装置２６
に対して送出される。命令取出し装置２６は、更
に、命令取出し装置２６の一部である命令スタツ
クにおける一連の命令の格納即ち累積を行う。

中央制御パイプライン構造（CUPS）２４は、
命令取出し装置２６の命令スタツクからプログラ
ムの順序で命令を取得する。図示された実施例に
おけるCUPS装置２４は、上記の係属中の米国特
許出願ならびに係属中のWilhiteおよびShellyの
米国特許出願第434196号において詳細に記述され
るように、命令取出し装置２６から得られる命令
を処理しかつ命令コードの復号および演算子アド
レスの形成を行なう５段のパイプライン構造を特
徴とする。以下において更に詳細に記述するよう
に、もし所要のデータがカツシエ記憶装置に見出
されるならば、このようなデータは抽出され、い
くつかの実行装置の適当な１つに対して分配器２
８を経て与えられる。

コンピユータ・システムの本実施例において
は、いくつかの実行装置は第１に１つの中央実行
装置を含み、そのアーキクチヤは特に単純なロー
ド、加算、減算等の如き基本的な演算を行なうよ
うになつている。中央実行装置（CEU）３０は、
更にこれが受取られたままで演算を実行する点で
特徴を有する。第２の実行装置は、仮想記憶装置
および保全管理装置（VMSM）３２として識別
される。この装置は、保全オペレーテイング・シ
ステムに固有の仮想メモリー、安全保護および特
殊命令に関する諸命令を実行する。第３の実行装
置が２進演算装置（BINAU）３４とて識別され
る。この装置のアーキテクチヤは、特に、除算お
よび浮動小数点命令の如き２進演算命令の実行用
に規定されている。第４の実行装置は、本実施例
においては、10進／文字実行装置（DECCU）３
６として識別される。この装置は、特に10進演
算、英数字およびビツト・ストリング命令の実行
用である。各実行装置３２，３４，３６には、各
実行装置に対する入力命令およびデデータの累積
および逐次提供のための入力スタツクが設けられ
る。同様に、各実行装置３０，３２，３４，３６
には、各実行装置における実行の結果の累積およ
び逐次供給のための結果のスタツクが設けられ
る。命令実行キユー３８は、中央装置のパイプラ
イン構造２４の制御下で、プログラムの順序に実
行キユー・ワードを記憶する。コレクタ制御装置
４０は、命令実行キユー・ワードを用いて実行装
置３０，３２，３４および３６の各々の結果のス
タツクにおける結果のデータから読出し順序を制
御する。これらの実行の結果は、このような制御
の下で、選択切換え装置４６の作動によりマスタ
ー保全記憶装置４２またはストア・スタツク装置
４４のいずれか一方において格納することができ
る。

上記の全ての事柄はカツシエ装置２０または２
２における所要のデータの見出しを前提としてき
た。所要のデータがカツシエ装置に見出されない
場合には、主記憶装置１４は所要のデータを得る
ためにCIU６を介してアクセスされる。CIU６は
更に、ポート装置４８を介してカツシエ２０また
は２２によつてアクセスされる。このようにして
データが得られると、これはカツシエ構造におい
て格納される。次いでCPUの動作は前に述べた
ように進行する。選択されたデータが１つ以上の
適当な実行装置により処理されると、このデータ
はストア・スタツク４４によつてカツシエ装置に
対して復帰される。

第３図においては、ブロツク図形態において、
第２図に示された２つのカツシエ・記憶装置の
各々の構成要素即ちサブシステムが示されてい
る。一次要求およびアドレス情報が入力節点５０
に与えられる。この節点５０は、更に、必要に応
じてアドレス制御装置５２、バツクアツプ・スタ
ツク装置５４、主制御装置５６の一次制御部分に
対して情報を供給する。制御装置５６の一次制御
装置は、カツシエ記憶装置の動作に必要なタイミ
ング機能を行なう。アドレス制御装置５２はま
た、カツシエ構造内の信号操作のタイミングを制
御する能力において役立ち、適当な機能要素に対
する信号の予備的な分配を行なう。例えば、一次
アドレス情報は、アドレス制御装置５２の操作に
よりデータ・アレー５８およびデイレクトリ・ア
レー６０に対して、また節点６２によつてCPU
のポート装置４８に対して送られる。

データ・アレー５８は、本実施例においては、
それぞれ8192ワード毎に１つの容量を有するメモ
リー・アレーである。これらは、それぞれ公称容
量が1K×80ビツト（即ち、２つの40ビツト・ワ
ード）の４つの列即ちレベルに構成されている。
この構造については、以下において更に詳細に記
述される。デイレクトリ・アレー６０は、同様に
各々が256個の18ビツト・ワードを有する４つの
レベルに形成されている。この構造についてはま
た、以下に更に詳細に記述される。

データがカツシエ記憶装置に格納するため主記
憶装置から検索される時、このデータは２つのワ
ード・ブロツクで検索される。データ・アレーの
各レベルは幅が２ワードであるため、８ワード・
ブロツクがデータ・アレーの選択されたレベルの
４つの連続行を占める。このように、データ・ア
レーの各レベルは、256個までの８ワード・ブロ
ツクを含み得る。デイレクトリ・アレーの各レベ
ルは、256個の18ビツト・ワードに対する容量を
有する。デイレクトリ・アレーの各レベルの256
個のワードは、データ・アレー５８の対応するレ
ベルにおいて格納された256個の８ワード・ブロ
ツクと対をなしている。CPUのポート装置は、
他の素子の内デイレクトリ６０の複写を含む。こ
のためには、アドレス制御装置５２はまた、ート
装置４８に対する節点６２によりアドレス情報を
送る。同様に、デイレクトリ・アレー６０はま
た、ート装置４８との通信リンクを有する。

データ・アレー５８から読出されたデータは、
分配器２８を介してCPUの実行装置のいずれに
対しても第２図に示される如く供給することがで
きる。同様に、データ・アレー５８から読出され
たデータもまたCIU６に対して直接与えることも
できる。

前述の如く、１つ以上のアクテイビテイが略々
同時にカツシユにおいて取引ができる。このため
には、二次要求およびアドレスがカツシエ記憶装
置に対して与えられる。この二次アドレスは、以
下に示されるように二次アドレス情報のいくつか
のソースの１つを表わす入力６４により与えるこ
とができる。この二次アドレスは要求選択装置６
６に対して与えられる。二次要求は、このような
要求信号のいくつかのソースの１つ以上のを応答
入力６８を介して主制御装置５６の二次制御部分
の入力側に対して与えられる。装置５６の二次制
御部分は、要求選択装置６６の作動を制御する回
路に制御信号を提供し、アドレス制御装置５２に
対して更に別の制御信号を与える。これらの信号
は、各装置の時間および選択の操作を制御する。
要求選択装置の出力は、二次アドレス情報をアド
レス制御装置５２の更に別の入力に対して与え
る。これらは、これにより更に適当な処理のため
デイレクトリ・アレー６０および（または）デー
タ・アレー５８に対して選択的に与えられる。

第４図においては、本発明による各カツシエ記
憶装置の機能素子の詳細な論理図が示されるが、
ＩカツシエおよびＯカツシエは構造的に同じもの
である。一次アドレス信号は、ゲート装置６８の
入力側に対して与えられる。ゲート装置６８は、
真の出力および相補出力が設けられる。真の出力
は以下において更に詳細に論述する信号分配装置
の１つの入力側に対し与えられる。応答入力６８
の相補出力は、１組の３つのカスケード接続され
たレジスタ７０，７２，７４を構成するバツクア
ツプ・スタツクに対して与えられる。３つのバツ
クアツプ・レジスタ７０，７２，７４の各々の出
力は、選択スイツチ７６に対して入力として与え
られる。

複数の二次入力アドレス信号は、それぞれ３つ
の入力節点７８，８０，８２に対して与えられ
る。入力信号は、それぞれCPUのポート装置４
８からの信号、ページング信号および命令取出し
信号を表わす。これらの信号は、選択スイツチ８
４の入力側に対して与えられる。選択スイツチ８
４には、真の出力と相補出力が設けられる。真の
出力は、上記の信号分配回路網に対して直接接続
されている。相補出力は、その出力が選択スイツ
チ８８を介して第２のカウンタ９０の入力に接続
される第１のカウンタ即ちレジスタ８６に対して
与えられる。選択スイツチ８４の相補出力もま
た、インバータを介して直接選択スイツチ８８の
入力側に、次いでカウンタ９０に対して与えられ
る。カウンタ９０の出力は増分加算器９２を介し
て最初に与えられるが、この加算器の出力は選択
スイツチ７６の更に別の入力に、また分配回路網
の更に別の入力に直接に、またフイードバツクを
介して選択スイツチ８８の入力側に接続されて
い。カウンタ８６の出力は、選択スイツチ７６の
入力側に対して直接与えられる。

前に述べた信号分散回路網は、本実施例におい
ては、それぞれ５つの入力セレクタ９４，９６，
９８，１００および１０２を含んでいる。セレク
タ９４〜１０２の各々は、その各出力がそれぞれ
レジスタ装置１０４，１０６，１０８，１１０お
よび１１２に対して接続されている。５つの入力
セレクタ９４〜１０２の各々は、５つのセレクタ
の他のものの対応する入力節点に対して接続され
た各セレクタの個々の入力節点に対する４つの入
力節点を有する。このように、ゲート装置６８の
真の出力は、５つの全ての入力セレクタ９４〜１
０２の最初の入力節点に対して接続されている。
選択スイツチ７６の出力は、共に５つの入力セレ
クタの第２の入力節点に対して接続されている。
加算器９２の出力およびカウンタ９０の出力は、
バイパス節点１１６により、共に入力セレクタ９
４〜１０２の各々の第３の入力節点に対して接続
されている。選択スイツチ８４の真の出力は、５
つの入力セレクタ９４〜１０２の第５の入力節点
に対して共に直接接続されている。レジスタ１０
４の出力は、CPUのポート組立体４８に対して
接続するための１つのブロツク番号出力を構成す
る。レジスタ１０６の出力は、１つの入力レジス
タ１１６の入力側に対して接続されている。レジ
スタ１０８の出力は、入力レジススタ１１８の入
力側に対して接続されている。同様に、レジスタ
１１０の出力およびレジスタ１１２の出力は、そ
れぞれ更に別の入力レジスタ１２０および１２２
の入力側に接続されている。

入力レジスタ１１６，１１８，１２０および１
２２は、カツシエのデータ・アレーの記憶装置に
対する入力レジスタを構成する。このカツシエ記
憶装置は４つのレベルにおいて確保される。本実
施例においては、データ・アレーの各レベルは
1K×80のサイズのRAM装置を構成する。これら
のレベルは、それぞれ４つのRAM１２４，１２
６，１２８および１３０として示される。デー
タ・アレー・レベル装置の各々は、それぞれ出力
レジスタ１３２，１３４，１３６，１３８が設け
られる。レジスタ１３２の出力は、それぞれ２つ
の選択スイツチ装置１４０，１４２の各々に対し
て接続されている。レジスタ１３４の出力は、２
つの選択装置１４０，１４２の各々第２の入力に
対して与えられる。同様に、レジスタ１３６およ
び１３８の出力は選択スイツチ装置１４０，１４
２の第３と第４の入力に対して加えられる。スイ
ツチ１４０は真の出力と相補出力が設けられる。
真の出力は、第２図に示された命令取出し装置２
６の命令取出しレジスタに対して接続されてい
る。スイツチ１４０の相補出力は、他の選択スイ
ツチ１４４の１つの入力に対して接続されてい
る。選択スイツチ１４４の出力はレジスタ１４６
に対して接続されている。レジスタ１４６もまた
真の出力と相補出力が設けられる。レジスタ１４
６の２つの出力は、それぞれ第１図に示された２
つのCIU６および８に対して接続されている。

RAM１２４，１２６，１２８および１３０か
らなるデータ・アレーに対するデータ入力信号
は、複数の入力節点１４８の１つ以上のから得ら
れる。これらの入力節点１４８は、その出力がレ
ジスタ１５２に対して接続される選択スイツチ１
５０に対する入力として接続されている。レジス
タ１５２の出力は、データ・アレーRAM１２
４，１２６，１２８および１３０に対する入力と
して加えられる。バイパス・リード１５４によ
り、レジスタ１５２の出力は、レジスタ１４６に
よりCIU装置の１つに対して送るため、選択スイ
ツチ１４４の第２の入力に対して直接与えられ
る。

データ・アレーの読出し／書込み操作を制御す
るための制御信号は、コンピユータ・システム内
のいくつかのソースのどれかから複数の入力節点
１５６に対して与えられる。これらの接点は、そ
の出力がレジスタ１６０に対して接続されるセレ
クタ１５８に対して入力として加えられる。レジ
スタ１６０の出力は、使用可能な論理回路網１６
２に対する入力として与えられる。使用可能論理
回路網１６２は、データ・アレー情報のどのレベ
ルに関して読出しまたは書込みが行なわれるかを
確認するため入力信号に応答するように構成され
ている。

一次アドレス情報もまた、それぞれ１対のゲー
ト部材１６４，１６６に対して与えられる。ゲー
ト１６４の出力は、データ・アレーと関連して示
されたものと類似の分配回路網の１つの入力に対
して与えられる。即ち、ゲート１６４の出力は、
共に４つのセレクタ１６８，１７０，１７２，１
７４の各々の第１の入力ターミナルに対して接続
されている。ゲート１６６の出力は、３つのレジ
スタ１７６，１７８，１８０のバツクアツプ・チ
エーンを介して接続される。第１のレジスタ１７
６の出力は、第２のレジスタ１７８に対する入力
に加えて、選択スイツチ装置１８２の入力ターミ
ナルに対して接続されている。第２のレジスタ１
７８の出力は、第３のレジスタ１８０の入力に対
して接続される外に、選択装置１８２の更に別の
入力側にも接続されている。第３のレジスタ１８
０の出力もまたセレクタ１８２の第３の入力側に
接続されている。セレクタ１８２は真の出力と相
補出力が設けられる。真の出力は、増巾器を介し
て４つのセレクタ１６８，１７０，１７２，１７
４の各の第２の入力側に対する共通の節点に対し
て接続される。

前のように、二次アドレス情報は、それぞれポ
ート、ページングおよびＩ取出しで表わされる３
つの入力節点１８６の１つ以上のに対して与えら
れる。これら入力節点は、１つの選択スイツチ装
置１８８の入力側に対して与えられる。スイツチ
１８８には、１つの真の出力と１つの相補出力が
設けられる。相補出力は、その出力が第２のレジ
スタ１９２に対して接続される第１のレジスタ１
９０に対して入力として接続される。第１のレジ
スタ１９０の出力はセレクタ１８２の他の入力に
対して接続されるが、第２のレジスタ１９２の出
力はセレクタ１８２の更に他の入力側に対して接
続される。更に、第２のレジスタ１９２の出力
は、共にセレクタ１６８，１７０，１７２，１７
４の各々の第３の入力に対して接続され。セレク
タ１８３の真の出力は、４つのセレクタ１６８，
１７０，１７２，１７４の第４の入力に対して共
通に直接接続されている。

セレクタ１６８，１７０，１７２，１７４の出
力は、それぞれ４つのレジスタ１９４，１９６，
１９８および２００の入力に対して接続されてい
る。レジスタ１９４，１９６，１９８，２００
は、カツシエ組立体のデイレクトリ・アレーに対
する入力レジスタを構成する。データアレーの場
合におけるように、デイレクトリ・アレーもまた
４つのRAM２０２，２０４，２０６および２０
８により表わされる４つのレベルに構成される。
本発明の実施例においては、これらの４つの
RAMの各々が256×18なるアレーを形成する。
デイレクトリ・アレーの各レベルの出力は、それ
ぞれ駆動増巾器２１０，２１２，２１４，２１６
を介して対応する保持レジスタ２１８，２２０，
２２２，２２４に対して接続されている。デイレ
クトリ・アレー・レベルの出力は、それぞれ出力
レジスタ２２６，２２８，２３０，２３２に対し
て接続される。これらレジスタの各々の出力は、
その出力が出力レジスタ２３６に対して接続され
る選択スイツチ２３４の個々の入力に対して接続
される。このレジスタ２３６の出力はCPUのポ
ート装置４８に対して接続される。

カツシエのアクテイビテイを主記憶装置と相関
させる際、実際のページ番号が入力節点RPNに
対して与えられる。この番号は、最初にセレク
タ・スイツチ部材２３８の１つの入力ターミナル
に対して直接与えられる。その出力は実際のペー
ジ番号レジスタ２４０に対して接続される。
RPNはまた、その出力が第２のレジスタ２４４
の入力側に与えられる第１のレジスタ２４２の入
力側に与えられる。第１のレジスタ２４２の出力
もまた、セレクタ・スイツチ部材２３８の個々の
入力に対して接続される。第２のレジスタ２４４
の出力も同様にスイツチ部材２３８の第３の入力
節点に対して接続される。RPNレジスタ２４０
の出力は、第１のバツフア増巾器２４１を介して
４つのRAM２０２，２０４，２０６および２０
８からなるデイレクトリ・アレーの制御入力に対
して与えられる。レジスタ２４０の出力もまた、
４つのコンパレータ２４６，２４８，２５０およ
び２５２の各々の１つの入力側に対し直接加えら
れる。コンパレータ２４６は、その他方の入力が
レジスタ２１８の出力に対して接続されて、実際
のページ番号をレジスタ２１８におけるページ番
号の表示と比較する。同様に、コンパレータ２４
８は、その他方の入力がレジスタ２２０と接続さ
れ、コンパレータ２５０はその他方の入力がレジ
スタ２２２と接続され、コンパレータ２５２はそ
の他方の入力がレジスタ２２４と接続されてい
る。コンパレータ２４６，２４８，２５０および
２５２の出力が、選択装置１４２により行なわれ
る選択を制御するように接続される。レジスタ２
１８，２２０，２２２，２２４の各々の出力もま
た、それぞれ選択スイツチ部材２５４の４つの入
力節点に対して接続されている。選択スイツチ２
５４の出力は、命令の実際のページ番号のスタツ
ク２５６の入力側と接続される。スタツク２５６
からの出力はスタツク・レジスタ２５８に対して
入力として与えられ、このスタツク・レジスタの
出力はそれぞれ１対のコンパレータ２６０，２６
２の各々の１つの入力に対して与えられる。

実際のページ番号レジスタ２４０の出力は、デ
イレクトリ・アレーおよびデイレクトリ・コンパ
レータに対して加えられる外に、その出力が
TRAGOで示されるレジスタ２６６に対して与え
られる選択スイツチ２６４の１つの入力側に対し
て与えれる。レジスタ２６６の出力は、選択スイ
ツチ２３８に対して第４の入力として最初に与え
られる。第２に、この出力は選択スイツチ２６８
の２つの入力として加えられる。その出力は、
TRA NOGOとして示されるレジスタ２７０に
対して接続される。レジスタ２７０の出力は、そ
の出力が折返しループにおいて選択スイツチ２６
４の第２の入力に対して接続される遅延レジスタ
２７２に対して入力として加えられる。

PRNOレジスタ２４０の出力もまた、バツフ
ア増巾器２７４を介して選択スイツチ２７６の入
力および選択スイツチ２７８の入力に対して与え
られる。セレクタ２７６の出力は、ISRPNで示
されるレジスタ２８０に対して入力として与えら
れる。レジスタ２８０の出力は、選択スイツチ２
７８に対する第２の入力として加えられる。選択
スイツチ２７８の出力は、その出力が遅延レジス
タ２８４に対する入力として接続されるレジスタ
２８２に対し入力として与えられる。遅延レジス
タ２８４の出力は、選択スイツチ２７６の第２の
入力に対して折返しループにおいて与えられる。
バツフア増巾器２７４の出力は、更にレジスタ２
８７に対して入力信号として与えられ、その出力
はコンパレータ２６２に対して第２の入力として
接続される。レジスタ２８０の出力は、コンパレ
ータ２６０に対する第２の入力として与えられ
る。２つのコンパレータ２６０および２６２は、
有効にカツシエ記憶装置の外部から与えられた実
際のページ番号をデイレクトリ・アレーから得た
ものと比較する。このような比較は、その時のカ
ツシエに対して妥当しない実際のページ番号を検
出することになる。

選択スイツチ１８８の相補出力もまた、反転増
巾器２８６を介して選択スイツチ２８８の１つの
入力に対して与えられ、その出力はレジスタ２９
０の入力と接続されている。更にバツクアツプ・
レジスタ１７６の出力は、選択スイツチ２９２に
対する入力として、また選択スイツチ２８８に対
する第２の入力として接続される。レジスタ１９
０の出力は、選択スイツチ２９２に対して第２の
入力として接続され、選択スイツチ２９４に対す
る第１の入力を提供する。選択スイツチ２９４の
出力は、選択スイツチ２８８に対する第３の入力
として接続される。レジスタ２９０の出力は、最
初にWRG−WRTで示されるレジスタ２９６に
対する入力として与えられる。レジスタ２９６の
出力は、選択スイツチ２８８に対する第４の入力
として与えられる。

レジスタ２９０の出力は、RAM２９８の制御
入力に対して与えられる。RAM２９８は、本実
施例においては書込みビツト・コードを格納する
ための256×8RAMであるが、その詳細について
は以下に記述することにする。この書込みビツト
は４ビツト単位で現われ、その結果RAM２９８
は２つの４ビツトの部分に分割される。第４図に
示される如く最も左側の部分が書込みビツトを収
容すべく構成されている。RAMの右側の部分は
左側の部分に対して書込まれるデータの複写を格
納する。この複写は、本実施例においては、書込
みビツトの精度の検査のため使用される。書込み
ビツトRAM２９８の各半分からの出力は、レジ
スタ３００の対応する半分に対する入力として与
えられる。レジスタ３００の２つの半分の各々か
らの出力は、コンパレー３０２に対する２つの入
力として与えられる。レジスタ３００の左側の部
分からの書込みビツト・コードもまた、NEW
WRBで示される論理回路網３０４に対する入力
として加えられる。この論理回路網３０４の出力
はWRBで示されるレジスタ３０６に対する入力
として加えられる。レジスタ３０６の出力は、
RAM２９８の両方の半分に同時に与えられる。
書込みビツトは、データ・アレー１２４，１２
６，１２８および１３０において格納されるデー
タの各ブロツクに対応する位置におけるRAM２
９８に格納される。データ・アレーの各レベルに
おいては、データの256ブロツクを収容するため
の容量がある。データ・アレーに対しては４レベ
ルが存在する。これと対応して、書込みビツト
は、各ビツトがアレーの各対応レベルにおける１
つのブロツクを表わす256×４のアレーに配置さ
れている。実施においては、書込みビツトは、関
連するカツシエがデータ・ブロツクの「オーナ
ー」であることを表示するようにセツトされる。
レジスタ３００の出力はまたCPUのート装置４
８に対して接続されて、ポート装置に対して書込
み情報を伝達する。

選択スイツチ１８２の相補出力は、RCW−
DLYで示された遅延レジスタ３０８の入力側に
接続される。レジスタ３０８の出力は、選択スイ
ツチ２９４に対する第２の入力節点と、選択スイ
ツチ２９２に対する第３の入力節点を提供する。
選択スイツチ２９２に対する第４の入力は、バツ
クアツプ・レジスタ１７８の出力に対して接続さ
れている。選択スイツチ２９２の出力は、ADD
DLYで示されるレジスタ３１０の入力に接続さ
れる。レジスタ３１０の出力は、RCW ADDレ
ジスタ３１２に対する入力として与えられる。レ
ジスタ３１２の出力は、RCW RAMで示される
RAM３１４に対して入力として与えられる。
RCW RAMは、本実施例においては256×
6RAMであつて、カツシエのデータ・アレーに
おける最近ほとんど使用されないデータ・ブロツ
クの追跡を行なうため置換コード・ワードが格納
される。RAM３１４の出力はレジスタ３１６に
対して入力信号として与えられ、その出力は
MISS LVで示されるレジスタ３１８の入力に対
して与えられる。RAM３１４の出力はまたNFT
で示されるレジスタ３２０に対して入力として与
えられる。このNFTレジスタ３２０は、非機能
的なテスト操作を許容するシステムの一部であ
る。レジスタ３１８の出力は、RAMレベル２０
２，２０４，２０６および２０８を含むデイレク
トリ・アレーに対して入力制御信号として与えら
れる。同じ信号はまた選択スイツチ３２２に対し
て１つの入力信号として与えられる。別の入力信
号は、ブロツク・クリア論理装置３２４およびビ
ツト割付け論理装置３２６から選択スイツチ３２
２に対して与えられる。選択スイツチ３２２の出
力は、RCW RAM３１４に対する制御信号とし
て与えられる。

重複カツシエの構造およびその環境について記
述したが、次に本装置の作用について注目された
い。

命令カツシエとして識別されるＩカツシエは、
主記憶装置から得られる修正されない命令のみを
保有する。加えて、Ｉカツシエは間接ワード・ブ
ロツクを保有し得る。一方、Ｏカツシエは全ての
演算子、修正された命令および修正された間接ワ
ード・ブロツクを保有するためのものである。

本発明のカツシエ構造は、１つ以上のCPUが
含まれこのCPUの各々が第２図の説明と関連し
て述べたように複数の実行装置を含む高速コンピ
ユータ・システムにおいて使用されることが意図
される。１つ以上の実行が含まれ、かつ複数の実
行装置が同時に作動し得るため、データおよび命
令はパイプライン形態において提供される。この
目的のために、初期のパイプライン操作がCUPS
装置２４を介して確保される。

第１に、命令に対する要求がＩ取出し装置２６
に対してなされる。次にこのＩ取出し操作はＩカ
ツシエをアドレス指定して、第１の命令を抽出す
る。もしこの命令がＩカツシエに見出されれば、
この命令が読出されて命令取出し装置２６におけ
る命令スタツクに格納される。命令は、命令情報
の操作が行なわれＯカツシエ２２のアドレス指定
のため使用される中央装置パイプライン構造部
（CUPS２４）により逐次取得される。与えられ
た命令に従つて要求された情報がＯカツシエに格
納されるものとすれば、データは演算子カツシエ
２２から取り出されて分配器２８または直接CIU
６に対して送出されることになる。

第４Ａ図および第４Ｂ図に示された構造に対す
る前述の手順について述べれば、CUPS装置２４
からの一次要求はゲート６８の一次アドレス入力
およびゲート１６４および１６６の一次アドレス
入力に対して与えられる。ゲート６８からの出力
は、セレクタ９６，９８，１００および１０２な
らびにセレクタ９４を含む分配回路網に対して入
力として与えられる。レジスタ６８の出力もまた
バツクアツプ・レジスタ７０の入力に対して与え
られる。同様に、ゲート１６４からの出力信号
は、セレクタ１６８，１７０，１７２，１７４に
より表わされる分配回路網に対して入力として与
えられる。一次要求信号もまた、ゲート１６６を
経てバツクアツプ・レジスタ１７６に対して与え
られる。バツクアツプ・レジスタ７０，７２，７
４は、一次アドレスのレジスタ１０６，１０８，
１１０または１１２に対する直接的な読込みを阻
止する干渉ルーチンが存在する場合に一連のレジ
スタにおいて一次要求アドレスを保持するための
カスケード構造の遅延装置を構成する。同様に、
バツクアツプ・レジスタ１７６，１７８，１８０
は、これもまた干渉ルーチンの場合に一次アドレ
ス信号を格納するカスケード構造の遅延装置を構
成する。

本発明を構成するカツシエ装置が同時に１つ以
上の操作を進行させることができるため、既に進
行中のルーチンである二次ルーチンは割込み不可
能なルーチンと見做され、一次ルーチンはその最
初の操作段階にある故に割込み可能と見做され
る。従つて、干渉ルーチンの場合には、一次要求
はデータ・アレーにおけるバツクアツプ・レジス
タ７０，７２，７４ならびにデイレクトリ・アレ
ーにおけるバツクアツプ・レジスタ１７６，１７
８，１８０により遅延させられる。一次制御ロジ
ツク５６（第３図）の制御下において、セレクタ
１６８，１７０，１７２，１７４はゲート１６４
からレジスタ１９４，１９６，１９８，２００の
各々に対して一次アドレスを落とすため付勢され
る。

本発明の実施例においては、一次要求はその最
初の16ビツトがRPNまたは実際のページ番号を
表わす26ビツトのワード・アドレスを含む。ビツ
ト15〜22はブロツク番号は１つのブロツク番号を
表わすが、ビツト15は両方の番号に重なつてい
る。論理の３ビツトは、ブロツク内のワード場所
を表わす。

このように第４図においては、ビツト０〜15が
レジスタ２４２に対するRPNに与えられる。ビ
ツト14〜22は一次アドレス入力またはデイレクト
リ・アレーに対して与えられる。干渉状態が存在
しないものとすれば、スイツチ１６８，１７０，
１７２，１７４はブロツク番号をレジスタ１９
４，１９６，１９８，２００に対してゲートす
る。従つて、これらのレジスタはデイレクトリ・
アレーの４つの全てのレベル２０２，２０４，２
０６および２０８を同時にアドレス指定する。無
論、各レベルはこれに与えられるブロツク・アド
レスに対応する１つのブロツク・アドレスを含ん
でいる。これらブロツク・アドレスの各々におい
ては、前に記録された固有の16ビツトのRPNな
らびにパリテイ・ビツトおよび妥当性ビツトが存
在する。４つのレベルの各々におけるアドレス指
定されたブロツクにおけるRPNは、バツフア増
巾器２１０，２１２，２１４，２１６を経てレジ
スタ２１８，２２０，２２２，２２４に対して送
出される。ブロツク番号がデイレクトリ・アレー
を経てレジスタ２１８乃至２２４に対して送られ
るが、RPNはレジスタ２４２，２４４に送られ
レジスタ２４０に対してゲートされる。レジスタ
２４０の出力は４つのコンパレータ２４６，２４
８，２５０および２５２の各々の一方の入力に与
えられる。レジスタ２１８，２２０，２２２およ
び２２４の出力はそれぞれ４つのコンパレータ２
４６〜２５２の各々の他の入力に対して与えられ
る。同じ実際のRPNはデイレクトリ・アレーの
１つ以上のレベルには記録されない。このよう
に、「ヒツト」を仮定すると、４つのコンパレー
タの唯１つがヒツト出力信号を生じる。

適当な信号がデイレクトリ・アレーおよびコン
パレータに送られてヒツト信号を生じる間、一次
要求のビツト15〜24はゲート６８の入力に対して
与えられ、レジスタ１０６，１０８，１１０，１
１２に対して落された。この時同じ信号がレジス
タ１１６，１１８，１２０，１２２に対して送ら
れた。次にレジスタ１１６，１１８，１２０，１
２２におけるアドレスを用いて、データ・アレー
の４つのレベル１２４，１２６，１２８および１
３０の各各々をアドレス指定する。データ・アレ
ーの４つのレベルにおけるアドレス指定される場
所に格納される情報は、レジスタ１３２，１３
４，１３６，１３８に対してロードされる。レジ
スタ１３２，１３４，１３６，１３８に格納され
る情報は、この時、２つのスイツチ１４０，１４
２の４つの入力節点に対してそれぞれ与えられ
る。これまでのカツシエの動作は、カツシエがＩ
カツシエ２０またはＯカツシエ２２のいずれであ
るかに拘らず同じものである。もし問題のカツシ
エがＩカツシエでありデータ・アレーから抽出さ
れたデータが命令であれば、スイツチ１４２が選
択的に付勢されて、ヒツトがデイレクトリに見出
されたレベルと対応するデータ・アレーからのこ
のレベル出力を選択する。この選択された命令
は、命令取出し装置２６における命令取出しレジ
スタに対して送られる。選択スイツチ１４０は、
Ｉカツシエにおいては使用されず、あるいは選択
スイツチ１４２からの相補出力でもない。

一次アドレスがゲート１６６から与えられる
時、このアドレスはレジスタ１７６に対してロー
ドされる。選択スイツチ２９２の入力に対して与
えられるレジスタ１７６の出力は、この一次アド
レスをレジスタ３１０に対してロードする。次の
クロツク・サイクルと同時に、このアドレスは
RCWアドレスとして識別されるレジスタ３１２
に対してロードされる。次に、次のクロツク・サ
イクルにおいて、このアドレスを用いてRCW
RAM３１４のアドレス指定を行なう。RCW
RAM３１４は、上記の如く、それぞれ256行の
各々がデータ・アレーの各レベルにおける256個
のブロツクに対するデイレクトリにおける256個
のブロツク・アドレスを表わしかつこれと対応す
る256×6RAMである。RCW RAMは、アドレ
ス指定されたブロツクがカツシエにおける最も後
にアドレス指定されたブロツクであることを表わ
す置換コード・ワードにより更新される。RCW
RAM３１４は、このように、カツシエにおける
どのブロツクが最万後に使用されたか、またどれ
がほとんど使用されなかつたかを追跡する。

もし要求された一次アドレスがカツシエに存在
しなければ、データは主記憶装置から要求される
ことになる。このような検索がなされる時、要求
されたデータはデータ・アレーにロードされるこ
とになり、アドレスはデイレクトリ・アレーに対
してロードされる。新たなデータが格納されるこ
とになるアレーにおける特定のアドレスは、
RCW RAM３１４により判定される。カツシエ
において最近ほとんど使用されない行のアドレス
はレジスタ３１６に対してロードされ、次いでミ
ス・レベル復号レジスタ３１８に対してロードさ
れることになる。レジスタ３１８からの前記出力
は、新たに検索されたデータにより占められるべ
きブロツクのアドレスおよびレベルを表示するこ
とになる。

前述の如く、１つ以上のCPUが含まれこれが
共有された同じ主記憶装置に対してアクセスする
コンピユータ・システムにおいては、他のCPU
の各々がそれ自体カツシエ記憶装置を有するた
め、主記憶装置からの情報のブロツクはいくつか
のカツシエ装置のどれかによつてアクセスされて
格納されることになる。主記憶装置からのデータ
がCPUのどれかにより修正されてそれ自体のカ
ツシエ装置に格納されることになるため、その時
の最も後に修正されたデータが格納されいくつか
のカツシエ装置の内の唯１つにおいて使用可能で
あることが重要である。従つて、データが第４図
に示される如きカツシエ装置に対して書込まれる
時、ゲート１６６およびレジスタ１７６を介して
入力される一次アドレスに対して与えられる前記
情報のアドレスもまた、置換コード・ワード
RAMのアドレス指定に加えて、選択スイツチ２
９４および選択スイツチ２８８を介してレジスタ
２９０に対して与えられる。このレジスタ２９０
の出力は、WRB RAM２９８をアドレス指定す
る。

RAM２９８は、前述の如く256×8RAMであ
る。これは、２つの等しい256×４のセグメント
に分割される。片方は他の一部の冗長複写であ
る。RAMにおいては、デイレクトリ・アレーお
よびデータ・アレーを含むカツシエにおける各ブ
ロツク・アドレスと対応する書込みビツトが格納
される。データが関連するカツシエにおいて割付
けされたあるブロツクに対して書込まれる時、対
応する書込みビツトがセツトされる。関連する書
込みビツトのセツテイングは、この関連したカツ
シエが特定のデータ・ブロツクの最も後の更新さ
れたバージヨンを保持することを表示する。

もし読出し要求がカツシエに対してなされ、要
求されたデータ・ブロツクがこのカツシエにおい
て見出される、即ちカツシエのヒツトが行なわれ
ならば、カツシエに見出されたデータが有効デー
タであること、即ちこのデータの最も後のバージ
ヨンであることを確認するため書込みビツト
RAMもまた問い合される。このことは、デー
タ・ブロツクに対する書込みビツトが書込みビツ
トRAMにセツトされることを確認することによ
り判定されるのである。

書込みビツトがセツトされ妥当ビツトがデイレ
クトリ・アレーにセツトされると、データ・アレ
ーのアドレス指定されたブロツクがその時指示さ
れたデータをセレクタ１４２によつて関連する
CPUの分配器２８に対して送出することができ
る。従つて、CPUがデータについて演算した時、
修正されたデータはデータ・アレーにおける指示
されたアドレスに対して再び書込まれ、妥当ビツ
トがデイレクトリ・アレーにセツトされ、書込み
ビツトがWRB RAMにセツトされる。

カツシエがパイプライン形式の構造において操
作されると、ある時点において１つ以上の操作が
どれかのカツシエにおいて有効となる可能性があ
る。この目的のため、二次信号がデータ・アレー
における選択スイツチ８４の入力またはデイレク
トリ・アレーにおける選択スイツチ１８８に対し
て加えることができる。ほとんどの場合、同時の
操作が相互に干渉することなく行なうことができ
る。しかし、ある場所には、２つのルーチン間に
干渉が生じ得る。

二次手順要求操作が既に開始した操作を表わす
ため、二次操作は一次操作に先行する優先順位を
与えられる。このためには、データ・アレーにお
ける一次アドレス情報がレジスタ７０，７２，７
４により示されるバツクアツプ・スタツク・レジ
スタに対して与えられる。３つのレジスタ７０，
７２，７４の各々は１つのクロツク時間の遅れを
表わす。各バツクアツプ・レジスタの出力はそれ
ぞれ、アドレス分配回路網に対して適当なアドレ
スをゲートするように付勢することができる選択
スイツチ７６の入力に対して接続される。このた
め一次要求の４つまでのクロツク時間の遅れを生
じ、進行中の二次操作の完了を許容する。

同様に、デイレクトリ・アレーにおいては、一
次アドレスがゲート１６６を経てレジスタ１７
６，１７８，１８０により示されるバツクアツ
プ・レジスタ・スタツクに対して与えられる。ま
た、これらのレジスタ１７６，１７８，１８０
は、進行中の二次操作が完了する間、一次アドレ
ス信号の４つまでのクロツク時間遅れを生じる。

カツシエにおいて実行中の命令が時に分岐ルー
チンまたは飛越しルーチンと呼ばれる転送ルーチ
ンを要求した場合、もしくは要求が間接アドレス
指定プログラムに対するものである場合は、対応
する命令がカツシエから取出されて、命令取出し
装置２６の命令スタツク・レジスタに格納され
る。IFU２６の命令スタツクに格納された情報は
実際のページ番号を含まず、これらはブロツク・
アドレスおよびアドレス指定された情報のカツシ
エ・レベル番号のみを使用する。前述の如く、命
令取出し装置に格納された命令は、選択されたル
ーチンの操作により要求される時まで保持され
る。他の操作がカツシエにおいて同時に行なわれ
るため、カツシエにおけるあるアドレス指定され
た場所におけるデータが、命令がIFU２６の命令
スタツクに格納される時点と、これが操作のため
呼出される時点との間の間隙におけるこのような
他のルーチンの操作によつて取出されあるいは移
動される可能性がある。カツシエにおける変更さ
れた場合がアドレス指定される時もしこれが起る
ならば、それに格納された情報は特定のルーチン
に対する不当な情報となる。このような誤つた情
報の使用を避けるため、このような命令がカツシ
エから取出されてＩ取出し装置の命令スタツクに
格納される時は常に、この情報のRPMがIRPN
スタツク２５６に格納される。このスタツクは、
IFU２６の命令スタツクに格納された命令と対応
するRPNの一対一の格納を維持する。個々の命
令が実行されるべきIFU２６のスタツクから取出
されると、この命令のアドレスと対応するカツシ
エ記憶装置におけるアドレス指定場合のRPNが
その時の命令シーケンスに対するRPMと比較さ
れる。転送操作が表示される毎に、転送シーケン
スのRPNがレジスタ２６６およびレジスタ２８
０、ならびにレジスタ２７０，２８２にロードさ
れる。次のクロツク・サイクルと同時に、レジス
タ２７０の内容がレジスタ２７２に対してロード
され、レジスタ２６６の内容がレジスタ２７０に
含まれる。同様に、レジスタ２８２の内容はレジ
スタ２８４に対してロードされ、レジスタ２８０
の内容はレジスタ２８２に対してロードされる。
この時まで、転送が合法な転送であるが、ちこれ
が転送「GO」または転送「NO GO」のどちら
であるかが判定される。もしこれが実際に転送
「GO」であれば、レジスタ２７２の内容はレジ
スタ２６６に対してロードされ、ここで呼出され
るまで格納される。同様に、レジスタ２８４の内
容はレジスタ２８０に対して再びロードされ、こ
こで呼出されるまで格納される。もし転送が
「NO GO」であれば、レジスタ２７２の内容が
ダンプされて失わされる。同様に、もしこれが
「NO GO」であるならば、レジスタ２８４の内
容がダンプされる。GC型の転送を仮定すると、
レジスタ２８０の内容はその時の転送シーケンス
にRPNを表わす。これは、コンパレータ２６０
においてIRPNスタツク２５６からの対応する
RPNと比較されるRPNである。もし２つのRPN
番号が同じであれば、表示はアドレス指定された
データが適当なデータであることである。一方も
しRPN番号が異なるならば、コンパレータ出力
はそのように表示して不当なRPNを通知する。
このような状況の下では、内容使用存在はアドレ
ス指定されたデータを排除してカツシエ・メモリ
ーからの新たな取出しを行なう。同様に、表示さ
れたルーチンが間接アドレス指定プログラムであ
る時、RPNがレジスタ２８７に対してロードさ
れ、コンパレータ２６２の操作によりIRPNスタ
ツク２５６からのRPNと比較される。またもし
２つのRPNが一致するならば、コンパレータの
出力はそのように表示する。一方、もし２つの
RPNが一致しなければ、コンパレータ２６２の
出力が不当なRPN番号を表示し、再びプロセツ
サがデータを排除する。

要求がカツシエ呼出しルーチンに対するもので
あり要求された情報が指示されたカツシエにはな
かつた場合は、システムはカツシエ・ミスを記録
することになる。このようなミスと同時に、以下
に更に詳細に記述するように、要求された情報は
主記憶装置から取出され、あるいは別の制御装置
のカツシエから得られることになる。その時、要
求されたデータは要求側のカツシエのメモリーに
おける割付け位置に格納されることになる。無
論、割付けられた位置は、RAM３１４に格納さ
れた位置に対する置換コード・ワードにより判定
されることになる。もしこの位置が最近ほとんど
使用されなかつたワードであつてもこの情報が脱
落することを避けるためこのセツトされたワード
に対する書込みビツトを有する有効な情報を保有
するならば、これは主記憶装置において復帰され
るようにスワツプされる。このためには、割付け
られたデイレクトリ・レベルに格納されたRPN
がレジスタ２２６，２２８，２３０，２３２の適
当な１つに対してロードされて、主記憶装置に対
して再び送出されるデータのアドレスを識別す
る。データ・アレーにおける対応する場所に格納
されたデータは、レジスタ１３２，１３４，１３
６，１３８を介してそれぞれ移動され、また選択
的に主記憶装置に対する転送のためレジスタ１４
６を介してCIUに対して送られる。新たなデデー
タおよびRPNはその時カツシエに割付けされた
場所に対して送られる。一方もしこの割付けられ
た位置に格納されたデータが有効な情報として表
示されず、妥当ビツトとしてリセツトされず、あ
るいは書込みビツトをセツトしなければ、新たな
データが割付けられた位置に格納されて、前のデ
ータをメモリーに対して送戻すことなく前のデー
タを置換する。このような理由のため、もし書込
みビツトがセツトされなければ、割付け位置にセ
ツトされた情報は修正されない情報であり正しい
情報は既に主記憶装置にセツトされる。もしこの
場所にセツトされた情報が妥当なものとして表示
されなければ、適当な情報が異なる制御装置のカ
ツシエにセツトされる。この場合には、無効デー
タをメモリーに対して送戻す必要はない。

前に述べたように、本発明のカツシエは、各プ
ロセツサが共有の主記憶装置におけるデータに対
するアクセスを行なう場合に多重ププロセツサ・
システムに内蔵するため好適なものとしての特性
を有するものである。異なる制御装置により要求
されあるいはアドレス指定されたデータがその時
本例のカツシエにより保持される時、、この情報
は本例のカツシエから要求され、あるいはサイフ
オンされる。

本例において異なる制御装置間のデータの交換
の制御は、基本的に第３図に示されるタイミング
および制御装置と共働関係においてCIU内に存在
する。共働する制御の特徴については第５図に示
される。

第５図に示されるように、多重プロセツサは第
１図のCPU２およびCPU４により表わされるが、
その各々は第２図において更に詳細に示されてい
る。第１図のCIU６は、インターフエース制御の
典型例である。

CPU２においては、カツシエ２２はレベル選
択装置３４０から制御信号を受取るように接続さ
れるが、この装置は実施においては第３図に示さ
れる制御システムの一部でよい。第２図において
は、CPUの一部はポート装置４８として識別さ
れる。ここで、ポート装置４８は点線で示され、
内蔵されるいくつかの構成部分を含む。例えば、
ポート装置４８は、CPUの制御センターからの
指令または命令が入力される指令CPUのポート
指令レジスタ３４２を含んでいる。このポート指
令レジスタは、以下において更に記述するポー
ト・スワツプ・デイレクトリ３４４に対して接続
される。また、ポート装置４８は複写カツシエ・
デイレクトリ３４６が含まれる。探索指令スタツ
ク３４８は、CIU６から命令を受取つてポート・
スワツプ・デイレクトリ３４４および複写カツシ
エ・デイレクトリ３４６の探索を指令する。ポー
ト・スワツプ・デイレクトリおよび複写カツシ
エ・デイレクトリの探索の結果は、応答ゼネレー
タ３５０に対して送られてこれにより収集され
る。このように、ポート指令レジスタ３４２、ポ
ート・スワツプ・デイレクトリ３４４、複写カツ
シエ・デイレクトリ３４６、探索指令スタツク３
４８および応答ゼネレータ３５０は全てポート装
置４８として識別されるものの中に含まれる。
CPU４においては、同じ構成は４８′で表わした
ポート装置が設けられている。その構成部分は、
CPUポート指令レジスタ３４２′、ポート・スワ
ツプ・デイレクトリ３４４′、複写カツシエ・デ
イレクトリ３４６′、探索指令スタツク３４８′お
よび応答ゼネレータ３５０′と同様に示される。

複写カツシエ・デイレクトリ３４６からの出力
が応答ゼネレータ３５０に対して接続されてい
る。同様に、ポート・スロツプ・デイレクトリ３
４４からの出力もまた応答ゼネレータに対して入
力として接続されている。複写カツシエ・デイレ
クトリ３４６からの出力もまたレベル選択装置３
４０を介してカツシエ２２に接続されている。

CPUポート指令装置即ちレジスタ３４２は、
CIU６における指令バツフア装置３５２に対して
接続された出力を有する。指令バツフア装置３５
２からの出力は、ブロツク取引テーブル装置３５
４に対して入力として接続される。ブロツク取引
テーブル３５４は、また対応する指令バツフア３
５６からの入力がCPU４のCPUポート指令レジ
スタ３４２′から指令信号を受取るように接続さ
れている。ブロツク取引テーブルは、指令バツフ
ア３５２および３５６の一方または両方から格納
された指令信号に応答して、制御論理回路３６０
の制御下で探索要求ゼネレータ３５８に対して制
御信号を発する。探索要求ゼネレータ３５８は、
探索指令スタツク３４８、探索指令スタツク３４
８′およびＩ／Ｏカツシエ・エミユレータ３６２
に対する出力節点を有する。このエミユレータ３
６２は、カツシエ記憶装置のそれと類以の特性を
有するも、格納容量は小さくＩ／Ｏ装置１０と関
連して作動する。Ｉ／Ｏカツシエ・エミユレータ
は、その構成内にスワツプ・デイレクトリと相当
するものを含み、また以下において明らかである
ように、スワツプ・バツフア装置の相当物を含ん
でいる。

探索要求ゼネレータ３５８からの信号に応答し
て、探索指令スタツク３４８および探索指令スタ
ツク３４８′、ならびにＩ／Ｏカツシエ・エミユ
レータ３６２は要求された情報ブロツクがCPU
またはカツシエ・エミユレータ３６２のどちらに
おいてて見出されるかを判定するため探索を開始
する。探索指令の結果は、複写カツシエ・デイレ
クトリ３４６およびポート・スワツプ・デイレク
トリ３４４により応答ゼネレータ３５０に対して
戻される。同様に、探索指令スタツク３４８を経
て与えられる信号の結果は、ポート・スワツプ・
デイレクトリ３４４′および複写カツシエ・デイ
レクトリ３４６′により応答ゼネレータ３５０′に
対して戻される。応答ゼネレータ３５０，３５
０′の出力は、探索要求収集装置３６４に対して
入力として与えられる。Ｉ／Ｏカツシエ・エミユ
レータ３６２もまた探索要求収集装置３６４に対
して結果の信号を与える。要求信号は、要求され
た情報が見出されるかどうかに拘らず、３つの素
子の各々から探索要求収集装置に対して与えられ
る。探索要求収集装置３６４は、この時ブロツク
取引テーブル３５４に対して信号を出力する。ブ
ロツク取引テーブル，３５４は指令完了ゼネレー
タ３６６に対する出力節点を有する。指令完了ゼ
ネレータ３６６は、更に、探索要求指令が完了し
たことを表示するため、CPUポート指令装置ま
たはレジスタ３４２および３４２′の双方に対す
る出力節点を有する。

第５図からは、カツシエ２２からスワツプ・バ
ツフア３６８に対する出力節点があることが判る
であろう。同様に、カツシエ２２′から同様なス
ワツプ・バツフア３７０に対する出力節点があ
る。Ｉ／Ｏカツシエ・エミユレータ３６２は、第
１の分配回線３７２に対して出力が接続されてい
る。スワツプ・バツフア３６８は第２の分配回線
３７４に対する出力節点を有するが、スワツプ・
バツフア３７０は第３の分配回線３７６に対する
出力節点を有する。第１の分配回線３７２は、そ
れぞれ４つのマルチプレクサ３７８，３８０，３
８２，３８４の各々の第１の入力に対して接続さ
れている。第２の分配回線３７４は、前記の４つ
のマルチプレクサの同じの第１の入力に対して接
続されている。第３の分配回線３７６は、４つの
マルチプレクサの各々の第３の入力ターミナルに
対して同様に接続されている。第１のマルチプレ
クサ３７８は、カツシエ２２に対する出力節点を
有する。第２のマルチプレクサ３８０は、Ｉ／Ｏ
カツシエ・エミユレータ３６２の入力に対して出
力が接続されている。第３のマルチプレクサ３８
２はだ主記憶装置１４に対する出力節点を有す
る。第４のマルチプレクサは、カツシエ２２′に
対する出力節点を有する。主記憶装置１４は、マ
ルチプレクサ３７８，３８０，３８４の同じの第
４の入力ターミナルに対する出力節点を有する如
くに示されている。

このように装置の構成要素を構成して、その作
用について以下に記述することにする。例えば、
CPU２が１つのデータ・ブロツクを要求した時、
このCPUはそれ自体のカツシエを要求したデー
タについて探索することが想起されよう。もしデ
ータがこれに見出されるならば、カツシエ「ヒツ
ト」が格納され、カツシエからの情報がルーチン
において使用された。単一のプロセツサの場合に
は、もしカツシエの「ヒツト」が記録された場
合、主記憶装置がアドレス指定され、要求された
データ・ブロツクが主記憶装置から取出されて要
求側のCPUのカツシエに格納される。本発明の
本実施例に述べた「ストア・インツー」方式にお
いては、CPUにより操作された後データが関連
するカツシエに対してのみ戻される。このような
状況においては、更新されたデータ・ブロツクの
最後の形態が存在する唯一の場所は特定のカツシ
エに存在する。

多重処理システムにおいては、このため１つの
プロセツサが他のプロセツサのカツシエにセツト
されるデータを要求し、要求側のプロセツサから
要求されたデータを使用可能にするための手段を
必要とするという問題が生じる。前述の如く、こ
の問題は先行するAnderson等の米国特許第
3735360号に記載されている。しかし、同特許に
おいては、異なるプロセツサのカツシエに一旦見
出されたデータは最初に主記憶装置に対して転送
され、次いで要求側のプロセツサのカツシエに対
して戻されなければならない。このような転送は
必然的に非常に遅くなる。しかし、本発明によれ
ば、１つのプロセツサのカツシエから要求された
データは、要求側のプロセツサのカツシエに対し
て直接高速転送を介してサイフオンまたは転送さ
れる。

このようなサイフオンまたは転送の事例である
CPU２の制御要素からの要求または指令がCPU
ポートの指令レジスタ３４２に対して入力され
る。この要求または指令は、インターフエース制
御CIU６の指令バツフア３５２におけるスタツク
位置に対して転送される。制御ロジツク３６０の
制御下においては、これらの要求または指令ブロ
ツク取引テーブル３５４に対して転送され。無
論、要求されたデータのどのように使用されるべ
きかに従つて、CPUからブロツク取引テーブル
３５４に対して発するいくつかの形式の指令が存
在することが認識されよう。

ブロツク取引テーブルは、就中、予め定めた実
行の順序で指令がスタツクできるレジスタ・スタ
ツクを含む。ブロツク取引テーブル３５４はま
た、制御ロジツク３６０に応答して適正な実行順
序で指令を処理する装置を含んでいる。指令がデ
ータ要求を含む時、ブロツク取引テーブルは要求
されたデータを識別する探索要求ゼネレータ３６
４に対して制御信号を発する。この時探索要求ゼ
ネレータ３６４は、各CPUおよびＩ／Ｏカツミ
エ・エミユレータ３６２に対して探索指令を送出
する。CPU２およびCPU４においては、探索要
求ゼネレータ３５８からの探索要求信号がそれぞ
れ探索指令スタツク３４８，３４８′によつて受
取られる。探索指令スタツクは、要求されたデー
タ・ブロツクの表示について重複カツシエ・デイ
レクトリ３４６およびポート・スワツプ・デイレ
クトリ３４４の探索を指令する。複写カツシエ・
デイレクトリ３４６は、第３図のデイレクトリ・
アレー６０の複写であり、カツシエ２２にセツト
されるデータ・ブロツクの識別を保有することに
なる。もしデータがカツシエ２２から第１の記憶
装置１４または別のプロセツサのカツシエのいず
れかに対して転送される過程にあるならば、これ
はスワツプ・バツフア３６８に一時的に格納され
る。ポート・スワツプ・デイレクトリ３４４は、
スワツプ・バツフア３６８に一時的に格納された
全てのデータの識別およびアドレスの記録を保持
する。同様に、複写カツシエ・デイレクトリ３４
６′はカツシエ２２′と関連するデイレクトリ・ア
レーの複写である。また、ポート・スワツプ・デ
イレクトリ３４４′は、スワツプ・パツフア３７
０に一時的に格納されるどんなデータの記録も保
持する。更にまた、要求されるデータ・ブロツク
は、Ｉ／Ｏ装置１０による操作の要求かもしくは
Ｉ／Ｏ装置１０からの新たなエントリがなされた
Ｉ／Ｏカツミエ・エミユレータ３６２に一時間に
格納することができる。

定義においては、修正形態のデータ・ブロツク
の最後の形態は記憶装置の１つに存在し得るのみ
である。もしデータの記録がCPU２自体のカツ
シエ２２に見出されるならば、「ヒツト」が記録
され、CIU６に対して指令信号は全く送出されな
い。選択されたデータ・ブロツクは、後は問題も
なくCPU２において内部的に使用される。

一方もし要求されたデータ・ブロツクがCPU
４のカツシエにおいて見出されるものとすれば、
肯定応答が応答ゼネレータ３５０′から入り、他
の全てのものは否定応答として表示される。探索
要求収集装置３６４は、ブロツク取引テーブル３
５４に対して複合信号を送出して、ブロツク取引
テーブルからエントリをクリアさせ、指令完了信
号が指令完了ゼネレータを介してCPUの各ポー
トに対して送出されて要求信号をここでクリアさ
せる。

カツシエ２２′におけるデータ・ブロツクの存
在に対する表示が複写カツシエ・デイレクトリ３
４６′において見出された時、「スワツプ」信号が
CPU４により生成され、レベル選択装置３４
０′を介してカツシエ２２′に指令して要求された
情報ブロツクをスワツプ・バツフア３７０に対し
て転送する。スワツプ・バツフア３７０に置かれ
たデータ・ブロツクは、この時制御ロジツク回路
３６０の制御下でマルチプレクサ３７８に対して
送出される。このデータ・ブロツクはマルチプレ
クサ３７８から要求側のCPU２のカツシエ２２
に対して転送されこれに保持される。無論、この
ような転送は、カツシエ２２′におけるデータ・
ブロツクが前に修正され従つて主記憶装置１４に
格納された対応するデータ・ブロツクとは依然異
なる場合にのみ生じることになる。このような状
況の下では、データは依然カツシエ２２およびカ
ツシエ２２′の両方に格納されることになる。

カツシエ２２が所要のデータ・ブロツクを取得
した時、CPU２はカツシエ２２におけるデータ
について演算してこれを更に修正することができ
る。この状態が生じると、CPU２は「書込み通
知」信号をCPUポート指令レジスタ３４２を経
て指令バツフア３５２へ、更にブロツク取引テー
ブル３５４に対して送る。この時、ブロツク取引
テーブルは「書込み通知」信号の効果をカツシエ
２２′に対して送出して、カツシエ２２′における
ブロツク・アドレスをクリアする。カツシエ装置
の作用に関連して前に述べたように、このクリア
操作は関連するデータ・ブロツクの「妥当」ビツ
トをカツシエにおいてリセツトすることにより行
なわれる。同様に、前述の如く、CPU２が選択
されたデータ・ブロツクについて操作した時、修
正されたデータがカツシエ２２に対して復元さ
れ、その「妥当」および「書込みビツト」をセツ
トさせる。このため、カツシエ２２内のデータ・
ブロツクの帰属を確立する。

もし要求側のCPUがCPU４でありかつデータ
がCPU２のカツシエ２２に見出されたならば、
データは同様にスワツプ・バツフア３６８および
マルチプレクサ３８４を介してCPU４のカツシ
エ２２′に対して送出されることになる。

カツシエ２２または２２′における新たなエン
トリに対する余地を作る必要の如きある条件にお
いては、１つのデータ・ブロツクが主記憶装置に
対して元の状態にスワツプされることが想起され
よう。このようなスワツプは、いずれの場合も
CPU内の制御回路により制御されることになる。
データ・ブロツクはカツシエ２２からスワツプ／
バツフア３８６に移動される。同時に、ポート・
スワツプ・デイレクトリ３４４は更新されてスワ
ツプ・バツフア３６８における特定のデータ・ブ
ロツクの同定および位置決めを表示する。同様
に、カツシエ２２′からのデータはスワツプ・バ
ツフア３７０に対して転送され、対応する表示が
ポート・スワツプ・デイレクトリ３４４′におい
て行なわれることになる。スワツプ・バツフア３
９８および（または）スワツプ・バツフア３７０
におけるデータは、その後マルチプレクサ３８２
を介して第１の記憶装置１４における適当なアド
レス指定された場所に対して転送されることにな
る。

もしデータの記憶装置からスワツプ・バツフア
を介する転送の間、またデータが第１の記憶装置
１４に対して変位される前に、特定のデータ・ブ
ロツクに対するCPUのあるものにより要求がな
されるならば、要求側のCPUはその指令または
要求をCPUポート指令レジスタ３４２または３
４２′を介してそれぞれブロツク取引テーブル３
５４に対する指令バツフア３５２または３５６に
対して発する。ここでCPU２からの要求が入る
ものとすれば、要求はポート指令装置３４２およ
び指令バツフア３５２を通つて処理されることに
なる。ブロツク取引テーブル３５４は再び探索要
求ゼネレータ３５８を信号して探索要求を発す
る。前の場合におけるように、探索要求はCPU
２の探索指令スタツク３４８、CPU４の探索指
令スタツク３４８′およびＩ／Ｏカツシエ・エミ
ユレータ３６２を含む全ての装置に対して送出さ
れる。再び転送中のデータ・ブロツクがスワツ
プ・バツフア３６８に格納されるものとすれば、
否定応答がCPU４およびＩ／Ｏカツシエ・エミ
ユレータ３６２から戻されることになる。探索指
令スタツクは、複写カツシエ・デイレクトリ３４
６のみならずポート・スワツプ・デイレクトリ３
４４に対しても要求をアドレス指定することにな
る。この場合、ポート・スワツプ・デイレクトリ
３４４はデータがたしかにスワツプ・バツフア３
６８に一時的に格納される旨の表示を呈し、その
ようにCIUに対して応答する。

制御ロジツクの制御下においてポート・スワツ
プ・デイレクトリ３４４からの応答の肯定応答に
応答して、スワツプ・バツフア３６８はマルチプ
レクサ３７８を介してCPU２による操作のため
使用可能であるカツシエ２２に対して要求された
データ・ブロツクを送戻すよう指令される。無
論、データがスワツプ・バツフア３６８にあつた
理由がカツシエが既に充填されたことであるなら
ば、スワツプされたデータを戻すためカツシエに
場所を用意するため新たなスワツプ・ルーチンが
CPUにより構成されなければならないことが判
るであろう。スワツプ・バツフアが情報をマルチ
プレクサ３７８を経てカツシエ２２に対して転送
した時、ポート・スワツプ・デイレクトリ３４４
におけ識別エントリがクリアされることになる。

一方スワツプ・バツフア３６８に格納されたデ
ータを要求しつつあつたCPU４であれば、制御
ロジツク３６０がブロツク取引テーブル３５４と
関連してスワツプ・バツフア３６８に指令を与え
て要求されたデータ・ブロツクをマルチプレクサ
３８４を経てカツシエ２２′に対して転送するこ
とを除いて、手順が実質的に同じものとなる。

前述の如く、あるデータ・ブロツクがカツシエ
２２または２２′のいずれかからスワツプされる
時、情報はそれぞれ関連するスワツプ・バツフア
３６８または３７０に対して送られ、次いでマル
チプレクサ３８２を経て第１の記憶装置１４に対
して送られる。第１の記憶装置１４に対する転送
が完了した時、関連するポートスワツプ・デイレ
クトリにおける一時的な格納の表示がクリアされ
る。一旦データ・ブロツクが第１の記憶装置１４
に対して戻されると、このブロツクはもはや修正
されたデータとしてタツグされず、従つて元のデ
ータと見做される。

Ｉ／Ｏカツシエ・エミユレータ３６２は、
CPU２と関連するカツシエ２２の如きカツシ
エ・メモリーの多くの特性を有する。しかし、
Ｉ／Ｏカツシエ・エミユレータ３６２はＩ／Ｏ装
置１０と関連し、またコンピユータ・システムと
関連する複数の入出力装置とインターフエースす
る。もしＩ／Ｏ装置の１つが例えば第１の記憶装
置１４から特定のデータ・ブロツク円要求するな
らば、このデータはマルチプレクサ３８０を介し
てＩ／Ｏカツシエ・エミユレータに対して指示さ
れることになる。入出力装置がデータについて演
算する時、このデータは単にＩ／Ｏカツシエ・エ
ミユレータ３６２に対して戻され、次いで主記憶
装置に対して戻されることになる。同様に、もし
Ｉ／Ｏ装置がCPUカツシエ装置または各CPUと
関連するスワツプ・バツフアのいずれかに見出さ
れるデータを要求したならば、データはＩ／Ｏ装
置により使用可能とするためマルチプレクサ３８
０を介してＩ／Ｏカツシエ・エミユレータ３６２
に対して転送される。

データがカツシエ・エミユレータに保持されつ
つある短い間隔において一方のCPU例えばCPU
２がこのデータ・ブロツクを要求するものとすれ
ば、CPU２はポート指令レジスタ３４２を介し
て要求または指令を発することになる。この状態
は、再び指令バツフア３５２を介してブロツク取
引テーブル３５４に対して転送されることにな
る。ブロツク取引テーブル３５４は探索要求ゼネ
レータ３５８をトリガーして探索要求信号を
CPU２，CPU４およびＩ／Ｏカツシエ・エミユ
レータ３６２を含む関与する装置に対して送出す
ることになる。CPU２およびCPU４の両方は、
それぞれ応答ゼネレータ３５０，３５０′により、
探索要求収集装置３６４に対して否定応答を戻す
ことになる。一方、Ｉ／Ｏカツシエ・エミユレー
タ３６２は肯定応答を探索要求収集装置に対して
戻すことになる。適当な信号は探索要求収集装置
３６４から再びブロツク取引テーブル３５４に対
して送出される。これに応答して、要求側の
CPUポート指令装置３４２がクリアされる。
Ｉ／Ｏカツシエ・エミユレータ３６２からの信号
に応答する制御ロジツク３６０の制御下におい
て、Ｉ／Ｏカツシエ・エミユレータにおけ要求さ
れたデータ・ブロツクは要求側CPU２のカツシ
エ２２に対する転送およびローデイングのためマ
ルチプレクサ３７８に対して転送される。CPU
２が要求されたデータについて操作しかつこれを
修正しつつある時、データはカツシエ２２に戻さ
れてこれに格納され、「書込みビツト」および
「妥当ビツト」の双方がカツシエ２２にセツトさ
れて、CPU２におけるデータ・ブロツクの帰属
を表示する。もしCPU２がデータを修正する目
的のためデータを要求するならば、CIU６に対す
る要求または指令は「書込み／読出し」信号とな
る。この信号は、他の全ての記憶装置に対する命
令を開始し、これによりカツシエ２２に対する修
正されたデータの回復の完了と同時にこのデー
タ・ブロツクのコピーを含む他のどんな記憶装置
でもその「書込みビツト」および「妥当ビツト」
をリセツトさせることになる。

もし、このデータ・ブロツクがCPU４により
要求されたものであれば、Ｉ／Ｏカツシエ・エミ
ユレータからのデータ・ブロツクはマルチプレク
サ３８４を介してカツシエ２２′に対して転送さ
れ、さもなければルーチンはあたかもCPU２が
デデータを指令した場合と実質的に同じになる。

全ての場合に、もし要求されたデータ・ブロツ
クが修正されない、即ち依然として主記憶装置に
おける対応するデータ・ブロツクに等しい状態を
維持するもののように見做されるならば、データ
は決して１つのカツシエまたはカツシエ・エミユ
レータから他のものに転送されず、常に主記憶装
置から直接引出される。カツシエ間に転送される
のは修正されたデータのみであり、無論所要のデ
ータ・ブロツクが要求側のCPUのカツシエにお
いて見出されなければ、未修正データは常に主記
憶装置から直接引出される。

２つのプロセツサが略々同じ時点において同じ
データ・ブロツクに対する要求を発する潜在的な
競合の条件がまれに存在し得る。本発明の階層的
制御は、実際の競合状態を避けるための安全策を
含むものである。

例えば、もしCPU２およびCPU４が共に略々
同じ時点で同じデータ・ブロツクに対する「読出
し／書込み」アクセスを要求し、データ・ブロツ
クがいずれのCPUによつても保有されなければ、
両方の要求はCIU６に対して送出されることにな
る。しかし、両方の要求はブロツク取引テーブル
３５４における同じスロツトに対してロードする
ことはできない。一方もしくは他方が比較的高い
逐次順位のスロツトに対してロードされることに
なる。従つて、一方の要求が他方よりも前に満た
され、２番目のものは他方が完了するまでは満た
されることはない。最初に満たされた要求の完了
により、最初のCPUにより修正データのブロツ
クが保有される結果となる。他の全てのプロセツ
サがその帰属について通知される。

２番目のCPUは、これに応答してその要求を
「読出し／書込み」指令から「サイフオンおよび
クリア」指令に変更することになる。この指令
は、CIUに対して再発行されて同じデータ・ブロ
ツクを要求する。しかし、この時、修正されたデ
ータが本文に述べたプロセスに続いて最初の
CPUからサイフオンされる。２番目のCPUにお
ける取引の完了と同時に、データ・ブロツクが最
初のCPUのカツシエからクリアされその「書込
みビツト」およびその「妥当ビツト」をリセツト
する。

ほとんどの場合において、各CPがそれ自体の
カツシエ内に格納されたデータについて操作を行
なうことが理解されよう。比較的まれな場合にの
みデータの転送またはサイフオンの要求が他のカ
ツシエ装置の１つから生じることがある。

以上、多重プロセツサ・システムの異なる処理
装置間のデータの転送の改善されたシステムにつ
いて記述した。

【図面の簡単な説明】

第１図は本発明を実施したコンピユータ・シス
テムを示す概略ブロツク図、第２図は本発明にお
いて実施されたある形式の処理装置を示す概略ブ
ロツク図、第３図は本発明において実施されたあ
る形式のカツシエ記憶装置を示す概略ブロツク
図、第４Ａ図，第４Ｂ図は第３図に示された形式
のカツシエ記憶装置を２枚で示す詳細な論理図、
第５図は本発明によるコンピユータ・システムの
ための階層制御装置である。 ２，４…中央処理装置（CPU）、６，８…中央
インターフエース装置（CIU）、１０，１２…入
出力装置（Ｉ／Ｏ装置）、１４，１６…記憶装置、
１８…制御センタ、２０…命令カツシエ、２２…
演算子カツシエ、２４…CUPS装置、２６…命令
取出し装置、２８…分配器、３０…中央実行装置
（CEU）、３２…仮想記憶装置／保全管理装置
（VMSM）、３４…２進演算装置（BINAU）、３
６…10進／文字実行装置（DECCU）、３８…命
令実行キユー、４０…コレクタ制御装置、４２…
マスター保全記憶装置、４４…ストア・スタツク
装置、４６…選択切換え装置、４８…ポート装
置、５０…入力節点、５２…アドレス制御装置、
５４…バツクアツプ・スタツク装置、５６…主制
御装置、５８…データ・アレー、６０…デイレク
トリ・アレー、６２…節点、６４…入力、６６…
要求選択装置、６８…応答入力、７０，７２，７
４，８６…レジスタ、７６，８４，８８…選択ス
イツチ、８２…入力節点、９０…カウンタ、９２
…加算器、９４，９６，９８，１００，１０２…
入力セレクタ、１０４，１０６，１０８，１１
０，１１２…レジスタ装置、１１６…バイパス節
点、１１８，１２０，１２２…入力レジスタ、１
２４，１２６，１２８，１３０…RAM、１３
２，１３４，１３６，１３８…出力レジスタ、１
４０，１４２，１４４，１５０…選択スイツチ装
置、１４６，１５２，１６０…レジスタ、１４８
…入力節点、１５４…バイパス・リード、１５６
…入力節点、１５８，１６８，１７０，１７２，
１７４…セレクタ、１６２…論理回路網、１６
４，１６６…ゲート部材、１７６，１７８，１８
０，１９０，１９２，１９４，１９６，１９８，
２００…レジスタ、１８２，１８８，２３４，２
３８，２５４，２６４，２６８，２７６，２７
８，２８８，２９２，２９４，３２２…選択スイ
ツチ装置、１８６…入力節点、２０２，２０４，
２０６，２０８…RAM、２１０，２１２，２１
４，２１６…駆動増巾器、２１８，２２０，２２
２，２２４…保持レジスタ、２２６，２２８，２
３０，２３２，２３６…出力レジスタ、２４０…
実ページ番号レジスタ、２４１，２７４…バツフ
ア増巾器、２４２，２４４，２６６，２７０，２
７２，２８０，２８２，２８４，２８７，２９
０，２９６，３００，３０６，３０８，３１０，
３１２，３１６，３１８，３２０…レジスタ、２
４６，２４８，２５０，２５２，２６０，２６
２，３０２…コンパレータ、２５６…スタツク、
２５８…スタツク・レジスタ、２９８，３１４…
RAM、３０４…論理回路、３２４…ブロツク・
クリア論理装置、３２６…ヒツト割付け論理装
置、３４０…レベル選択装置、３４２…指令
CPUポート指令レジスタ、３４４…ポート・ス
ワツプ・デイレクトリ、３４６…重複カツシエ・
デイレクトリ、３４８…探索指令スタツク、３５
０…応答ゼネレータ、３５２…指令バツフア装
置、３５４…ブロツク取引テーブル装置、３５６
…指令バツフア、３５８…探索要求ゼネレータ、
３６０…制御論理装置、３６２…Ｉ／Ｏカツシ
エ・エミユレータ、３６４…探索要求収集装置、
３６６…指令完了ゼネレータ、３６８，３７０…
スワツプ・バツフア、３７２，３７４，３７６…
分配回線、３７８，３８０，３８２，３８４…マ
ルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ処理装置２，４と主記憶装置１
   ４，１６とを含み、 前記データ処理装置のそれぞれは、該データ処
   理装置によつて処理されるべきデータと処理され
   たデータとを保持する関連するキヤシユ装置２
   ２，２２′を有し、 前記データ処理装置の内の１つがデータ処理し
   たとき、該処理されたデータが処理後に通常その
   関連するキヤシユ装置にのみ記憶されるようなタ
   イプであり、 関連するキヤツシユ装置が処理されるべきデー
   タを持たないことが判つたとき、データ処理装置
   が処理すべきデータを他のキヤツシユ装置から得
   ることを可能にする装置を有するデータ処理シス
   テムにおいて、 関連するキヤツシユ装置から主記憶装置へ、ま
   たは他のデータ処理装置へ転送されるデータを保
   持するための各データ処理装置に関連するバツフ
   ア装置３６８，３７０と、 データ要求を示しているデータ処理装置からの
   信号を受信するための中央インターフエース装置
   ６，８であつて、前記信号に応答して総ての前記
   キヤツシユ装置および総ての前記バツフア装置に
   質問し、前記要求されたデータの最新版がそれら
   の内のどこに有るかを決定し、前記質問への肯定
   的な答えに応答して、要求したデータ処理装置に
   対して前記キヤツシユ装置またはバツフア装置の
   内の１つから位置決めされた前記データを転送さ
   せる中央インターフエース装置と、 前記要求されたデータが前記キヤツシユ装置の
   内の１つに有るとき、要求したデータ処理装置へ
   転送するために、当該キヤツシユ装置から前記バ
   ツフア装置の内の対応する１つへ前記データを転
   送する回路１１６〜１２２，１３２〜１３８と、
   を含むことを特徴とするシステム。 ２ 関連するキヤツシユ装置２２，２２′のそれ
   ぞれが、データ・アレー１２４〜１３０と、該デ
   ータ・アレーに記憶されたデータのデイレクトリ
   を含むデイレクトリ・アレー２０２〜２０８とを
   含み、 前記データ処理装置２，４のそれぞれが、更に
   ポート装置４８内に前記デイレクトリ・アレー２
   ０２〜２０８の写しである複写キヤツシユ・デイ
   レクトリ３４６，３４６′と、転送されて一時的
   に前記バツフア装置３６８，３７０に記憶される
   データのデイレクトリを含むポート・スワツプ・
   デイレクトリ３４４，３４４′を含み、 前記中央インターフエース装置６，８が、前記
   データ処理装置２，４からの要求されたデータの
   ブロツクに関連する指令信号を受け取るために接
   続された手段３５２，３５６，３５４と、前記指
   令信号に応答して前記要求されたデータのブロツ
   クが前記処理装置２，４の前記キヤツシユ装置２
   ２，２２′またはバツフア装置３６８，３７０内
   に有るかどうかを決定するために探索要求信号を
   始める手段３５４，３５８とを含み、 前記中央インターフエース装置６，８が、更に
   前記探索要求信号に対する前記データ処理装置
   ２，４の内の１つから肯定的な答えに応答して、
   前記要求されたデータのブロツクをその存在した
   位置から要求した処理装置２，４へ転送する手段
   ３６４を含むことを特徴とする特許請求の範囲第
   １項記載のシステム。 ３ 前記肯定的な答えに応答する手段３６４が、
   更に前記バツフア装置３６８，３７０に接続され
   たマルチプレクサ手段３８０，３８２を含み、前
   記バツフア装置のそれぞれは前記処理装置２，４
   の関連する１つのキヤツシユ装置２２，２２′か
   らデータのブロツクを受け取るために接続された
   入力を有し、 前記中央インターフエース装置６に含まれ、前
   記バツフア装置のそれぞれからの入力接続を有
   し、前記処理装置２，４のそれぞれの前記キヤツ
   シユ装置２２，２２′のそれぞれの入力に選択的
   に接続される出力手段を有するマルチプレクサ手
   段３７８，３８４を含み、 前記中央インタフエース装置（６）が，前記肯
   定的な答えに応答して、前記処理装置の内の１つ
   のキヤツシユ装置からデータのブロツクを関連す
   るバツフア装置と前記マルチプレクサ手段（378、
   384）を介して前記要求した処理装置（２、４）
   に直接転送するように動作することを特徴とする
   特許請求の範囲第２項記載のシステム。