JPH0457112A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0457112A JPH0457112A JP2169616A JP16961690A JPH0457112A JP H0457112 A JPH0457112 A JP H0457112A JP 2169616 A JP2169616 A JP 2169616A JP 16961690 A JP16961690 A JP 16961690A JP H0457112 A JPH0457112 A JP H0457112A
- Authority
- JP
- Japan
- Prior art keywords
- data
- lookup
- circuit
- input
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタル信号処理における乗除算のような
演算処理を行う装置に関するものであり、特に高速信号
処理を行う演算装置に関するものである。
演算処理を行う装置に関するものであり、特に高速信号
処理を行う演算装置に関するものである。
第４図は、例えば特開昭５３−４７７３９号公報に示さ
れた従来のテーブルルックアップ方式の演算装置を用い
たデータ演算方法の例を示す。このようにテーブルルッ
クアップ方式を用いたデータ演算の手法はデジタル信号
処理における乗除算や三角関数等の導出などに用いられ
ている。ここでは定数係数と変数との乗算を例にとり説
明する。
れた従来のテーブルルックアップ方式の演算装置を用い
たデータ演算方法の例を示す。このようにテーブルルッ
クアップ方式を用いたデータ演算の手法はデジタル信号
処理における乗除算や三角関数等の導出などに用いられ
ている。ここでは定数係数と変数との乗算を例にとり説
明する。
図中、１はルックアップテーブルで、一般にはＲＯＭ（
読み出し専用メモリ）などで構成され、その内容として
、係数定数と、アドレス入力される変数とから定まる演
算結果が各アドレスに書き込まれている。例えば入力デ
ータＡ４〜Ａ、は４ビツトの自然２進数で表わされる整
数（０〜１５のいずれか）であるとし、係数を１５（自
然２進数で表わすと１１１１）とすると、出力されるデ
ータＤ８〜Ｄ、は以下の表１のようになる。
読み出し専用メモリ）などで構成され、その内容として
、係数定数と、アドレス入力される変数とから定まる演
算結果が各アドレスに書き込まれている。例えば入力デ
ータＡ４〜Ａ、は４ビツトの自然２進数で表わされる整
数（０〜１５のいずれか）であるとし、係数を１５（自
然２進数で表わすと１１１１）とすると、出力されるデ
ータＤ８〜Ｄ、は以下の表１のようになる。
表 １
そこで入力データＡ４〜Ａ、をアドレス入力として定め
られる記憶番地それぞれに、対応する出力データＤ８〜
Ｄ、の値をあらかじめ書き込んでおき、入力データＡ４
〜Ａ１がアドレス入力として与えられた時に、あらかじ
め書き込まれた計算結果を読み出そうというのが、この
テーブルルックアップ方式の演算である。この場合であ
れば、例えば入力Ａ４〜Ａ１にデータ１００１ （１
０進数では９）が与えられたとすると、乗算結果１００
０１１１（１０進数で１３５）がテーブルより読み出さ
れる。
られる記憶番地それぞれに、対応する出力データＤ８〜
Ｄ、の値をあらかじめ書き込んでおき、入力データＡ４
〜Ａ１がアドレス入力として与えられた時に、あらかじ
め書き込まれた計算結果を読み出そうというのが、この
テーブルルックアップ方式の演算である。この場合であ
れば、例えば入力Ａ４〜Ａ１にデータ１００１ （１
０進数では９）が与えられたとすると、乗算結果１００
０１１１（１０進数で１３５）がテーブルより読み出さ
れる。
この場合、テーブルとして必要なＲＯＭの容量はワード
数が入力データのビット数から定まる２４−１６ワード
、ビット数は出力データＤ８〜Ｄ１のビット数８である
。
数が入力データのビット数から定まる２４−１６ワード
、ビット数は出力データＤ８〜Ｄ１のビット数８である
。
従来のテーブルルックアップ方式の演算装置は以上のよ
うに構成されていたので、回路規模は入力データおよび
出力データのビット数に依存するテーブル（ＲＯＭ）の
容量により決定される。特に入力データのビット数の増
加に対しては指数関数的にテーブルの容量が増加するた
め回路規模が増大することが問題として指摘されている
。
うに構成されていたので、回路規模は入力データおよび
出力データのビット数に依存するテーブル（ＲＯＭ）の
容量により決定される。特に入力データのビット数の増
加に対しては指数関数的にテーブルの容量が増加するた
め回路規模が増大することが問題として指摘されている
。
また、画像処理のような高速データ処理を行う場合には
、テーブル（ＲＯＭ）のアクセス時間を短かくするか、
複数のテーブルを用いて並列処理を行うかのいずれかの
高速化手法をとる必要がある。しかし、一般にＲＯＭの
アクセス時間はそれほど高くなく、また、後者の方法を
用いると上述したデータおよび出力データのビット数か
ら定まる回路規模のテーブルが複数必要となり、必然的
に回路規模が大幅に増大する問題点を生じる。この回路
規模の増大は部品点数の増加、あるいはＬＳＩ化する場
合には回路の占める面積の増大をまね（。
、テーブル（ＲＯＭ）のアクセス時間を短かくするか、
複数のテーブルを用いて並列処理を行うかのいずれかの
高速化手法をとる必要がある。しかし、一般にＲＯＭの
アクセス時間はそれほど高くなく、また、後者の方法を
用いると上述したデータおよび出力データのビット数か
ら定まる回路規模のテーブルが複数必要となり、必然的
に回路規模が大幅に増大する問題点を生じる。この回路
規模の増大は部品点数の増加、あるいはＬＳＩ化する場
合には回路の占める面積の増大をまね（。
この発明は上記のような問題点を解消するためになされ
たもので、テーブルルックアップ方式による演算装置に
おいて、回路規模の大幅な増大をもたらすことなく、高
速なデータ処理を行うことが可能な演算装置を得ること
を目的とする。
たもので、テーブルルックアップ方式による演算装置に
おいて、回路規模の大幅な増大をもたらすことなく、高
速なデータ処理を行うことが可能な演算装置を得ること
を目的とする。
本発明に係る演算装置は、複数のボートをもつ記憶素子
を用いたルックアップテーブルを使用した場合と同等の
動作をさせるよう構成したものである。
を用いたルックアップテーブルを使用した場合と同等の
動作をさせるよう構成したものである。
この発明におけるテーブルルックアップ方式の演算装置
は、複数のボートをもつ記憶素子をテーブルに用いてい
るので、複数のボートを独立にアドレスすることにより
、並列に複数の出力をとり出すことが可能となる。従っ
て、従来例に示した複数の記憶素子によるテーブルを用
いる方法と同等のデータ処理の高速化への効果が得られ
る。
は、複数のボートをもつ記憶素子をテーブルに用いてい
るので、複数のボートを独立にアドレスすることにより
、並列に複数の出力をとり出すことが可能となる。従っ
て、従来例に示した複数の記憶素子によるテーブルを用
いる方法と同等のデータ処理の高速化への効果が得られ
る。
また、一般に複数の記憶素子を用いる場合に比較して複
数のボートをもつ記憶素子を用いれば回路規模の増加が
少なくてすむ利点がある。
数のボートをもつ記憶素子を用いれば回路規模の増加が
少なくてすむ利点がある。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による演算装置を示し、図に
おいて、１０はルックアップテーブルであり、複数のボ
ートをもつ記憶素子から構成される。ここではポート数
が２の場合について説明する。Ａは第１の入力データで
あり（Ａ ４． Ａ ３． Ａ ２゜Ａ、）なる４ビツ
トの２進数で表わされる。Ｂは第２の入力であり、（Ｂ
、、Ｂ３．Ｂ、、Ｂ、）なる同じ（４ビツトの２進数で
表わされる。Ｄは第１の出力データであり、（ＤＩｌ〜
Ｄ、）なる８ビツトの２進数、Ｅは第２の出力データで
あり、（Ｅ。
おいて、１０はルックアップテーブルであり、複数のボ
ートをもつ記憶素子から構成される。ここではポート数
が２の場合について説明する。Ａは第１の入力データで
あり（Ａ ４． Ａ ３． Ａ ２゜Ａ、）なる４ビツ
トの２進数で表わされる。Ｂは第２の入力であり、（Ｂ
、、Ｂ３．Ｂ、、Ｂ、）なる同じ（４ビツトの２進数で
表わされる。Ｄは第１の出力データであり、（ＤＩｌ〜
Ｄ、）なる８ビツトの２進数、Ｅは第２の出力データで
あり、（Ｅ。
〜Ｅ、）なる８ビツトの２進数で表わされるものとする
。
。
以下動作について説明する。ルックアップテーブル内容
は従来例と同様、表１に示されるものであると仮定する
。ルックアップテーブル１０は２つのボートをもち、入
力データＡをアドレス入力とするボートからの出力が出
力データＤに、入力データＢをアドレスを入力とするボ
ートからの出力が出力データＥに対応する。即ち、この
場合には、 Ｄ＝１５ＸＡ ・・・式（］） Ｅ＝１５ＸＢ ・・・式（２） なる演算を並列に実行していることになる。式（１）及
び式（２）の処理は係数１５が共通である以外は独立し
ており、１回の演算に要する時間（テーブルのアクセス
時間）を等しいとすると、並列に実行することにより処
理速度が２倍になる。
は従来例と同様、表１に示されるものであると仮定する
。ルックアップテーブル１０は２つのボートをもち、入
力データＡをアドレス入力とするボートからの出力が出
力データＤに、入力データＢをアドレスを入力とするボ
ートからの出力が出力データＥに対応する。即ち、この
場合には、 Ｄ＝１５ＸＡ ・・・式（］） Ｅ＝１５ＸＢ ・・・式（２） なる演算を並列に実行していることになる。式（１）及
び式（２）の処理は係数１５が共通である以外は独立し
ており、１回の演算に要する時間（テーブルのアクセス
時間）を等しいとすると、並列に実行することにより処
理速度が２倍になる。
このように複数のボートをもつ記憶素子を用いてルック
アップテーブルを構成した場合の回路規模は、単一ボー
トをもつ通常の記憶素子のそれに比べ、ボートが増加し
たことによるメモリセルアレイ周辺回路の増加分だけ大
きくなる。
アップテーブルを構成した場合の回路規模は、単一ボー
トをもつ通常の記憶素子のそれに比べ、ボートが増加し
たことによるメモリセルアレイ周辺回路の増加分だけ大
きくなる。
第２図に２つのボートをもつ記憶素子の概略構成図を示
す。図中、２はメモリセルアレイ部、３ａ、３ｂは第１
．第２のアドレスデコーダ、４ａ。
す。図中、２はメモリセルアレイ部、３ａ、３ｂは第１
．第２のアドレスデコーダ、４ａ。
４ｂは第１．第２の読み出し回路である。単一ボートを
もつ記憶素子と比べた場合、２つのボートをもつ記憶素
子においては、アドレスデコーダおよび読み出し回路が
１対増加するが、メモリセルアレイを２面もつ必要はな
い。通常の半導体による記憶素子はメモリセルアレイ部
が回路規模の多くを占めるため、結果的に、複数のボー
トをもっ記憶素子を用いたテーブルを使用してルックア
ップ演算を行うことにより、ポート数の増加に伴う演算
速度の線形な増加に比し、回路規模はわずかな増加でお
さえることができる。
もつ記憶素子と比べた場合、２つのボートをもつ記憶素
子においては、アドレスデコーダおよび読み出し回路が
１対増加するが、メモリセルアレイを２面もつ必要はな
い。通常の半導体による記憶素子はメモリセルアレイ部
が回路規模の多くを占めるため、結果的に、複数のボー
トをもっ記憶素子を用いたテーブルを使用してルックア
ップ演算を行うことにより、ポート数の増加に伴う演算
速度の線形な増加に比し、回路規模はわずかな増加でお
さえることができる。
テーブルルックアップ方式の演算を行うには、テーブル
として単体のＲＯＭを用い、半導体素子等の部品を組み
合わせて構成することもできるが、テーブルとその周辺
を全て１つの半導体集積回路に内蔵することにより非常
に効率的な演算装置を構成することができる。
として単体のＲＯＭを用い、半導体素子等の部品を組み
合わせて構成することもできるが、テーブルとその周辺
を全て１つの半導体集積回路に内蔵することにより非常
に効率的な演算装置を構成することができる。
第３図は複数のボートをもつ記憶素子を用いてテーブル
ルックアップ演算を行うための半導体集積回路の構成例
を示す概略図である。図中、５は入力回路、６は出力回
路を示す。７は入力信号、８は出力信号である。入力回
路５は入力信号７を受はデータの順序の変更等の前処理
を行ったのちルックアップテーブル１０にデータＡ４〜
Ａ ＋ 、ならびに８４〜Ｂ、を出力する。ルックアッ
プテーブル１０により演算処理を施されたデータＤ８〜
ＤＩ、Ｅｌｌ〜Ｅ、は出力回路６によりデータの順序の
変更や語長の変更等の後処理を施され、出力信号８とし
て出力される。第３図においては入力回路５および出力
回路６は区別して示したが、当然入出力回路としてまと
められていてもよい。
ルックアップ演算を行うための半導体集積回路の構成例
を示す概略図である。図中、５は入力回路、６は出力回
路を示す。７は入力信号、８は出力信号である。入力回
路５は入力信号７を受はデータの順序の変更等の前処理
を行ったのちルックアップテーブル１０にデータＡ４〜
Ａ ＋ 、ならびに８４〜Ｂ、を出力する。ルックアッ
プテーブル１０により演算処理を施されたデータＤ８〜
ＤＩ、Ｅｌｌ〜Ｅ、は出力回路６によりデータの順序の
変更や語長の変更等の後処理を施され、出力信号８とし
て出力される。第３図においては入力回路５および出力
回路６は区別して示したが、当然入出力回路としてまと
められていてもよい。
以上の実施例の説明においては、ルックアップテーブル
に２つのボートをもつ記憶素子を使用する場合の例をと
り述べてきたが、３つ以上のボートをもつ記憶素子を用
いてもよいことはいうまでもない。
に２つのボートをもつ記憶素子を使用する場合の例をと
り述べてきたが、３つ以上のボートをもつ記憶素子を用
いてもよいことはいうまでもない。
また、第２図においては読み出し専用の記憶素子の例を
示したが、もちろん、本発明を実施する際には、書き込
み可能な記憶素子を用いてもがまわない。
示したが、もちろん、本発明を実施する際には、書き込
み可能な記憶素子を用いてもがまわない。
以上のように、本発明に係る演算装置によれば、複数の
ルックアップテーブルの機能を、複数のボートをもつ記
憶素子を用いて実現したので、回路規模を大きく増大さ
せることなく、テーブルルックアップ方式のデータ処理
を高速に行うことが可能となる。いいかえれば、高速な
テーブルルックアップ方式の演算装置を、少ない部品点
数で安価に、あるいはＬＳＩ化する場合には少ない面積
で実現することができる効果がある。
ルックアップテーブルの機能を、複数のボートをもつ記
憶素子を用いて実現したので、回路規模を大きく増大さ
せることなく、テーブルルックアップ方式のデータ処理
を高速に行うことが可能となる。いいかえれば、高速な
テーブルルックアップ方式の演算装置を、少ない部品点
数で安価に、あるいはＬＳＩ化する場合には少ない面積
で実現することができる効果がある。
第１図は本発明の一実施例によるテーブルルックアップ
方式の演算装置を示す図、第２図はルックアップ方式の
演算機能を備えた半導体集積回路の構成の一実施例を示
す図、第３図は複数のボートを持つ記憶素子を用いてテ
ーブルルックアップ演算を行なうための半導体集積回路
の構成例を示す概略図、第４図は従来のテーブルルック
アップ方式の演算装置の例を示す図である。 図中、１．１０はルックアップテーブル、ＡＡ４〜Ａ、
は第１の入力データ、Ｂ、８４〜Ｂ１は第２の入力デー
タ、Ｄ、Ｄ８〜Ｄ１は第１の出力データ、Ｂ、 ＥＩＩ
〜Ｅ、は第２の出力データ、２はメモリセルアレイ、３
ａ、３ｂはアドレスデコーダ、４ａ、４ｂは読み出し回
路、５は入力回路、６は出力回路、７は入力信号、８は
出力信号を示す。 なお、図中、同一符号は、同−又は相当部分を示す。
方式の演算装置を示す図、第２図はルックアップ方式の
演算機能を備えた半導体集積回路の構成の一実施例を示
す図、第３図は複数のボートを持つ記憶素子を用いてテ
ーブルルックアップ演算を行なうための半導体集積回路
の構成例を示す概略図、第４図は従来のテーブルルック
アップ方式の演算装置の例を示す図である。 図中、１．１０はルックアップテーブル、ＡＡ４〜Ａ、
は第１の入力データ、Ｂ、８４〜Ｂ１は第２の入力デー
タ、Ｄ、Ｄ８〜Ｄ１は第１の出力データ、Ｂ、 ＥＩＩ
〜Ｅ、は第２の出力データ、２はメモリセルアレイ、３
ａ、３ｂはアドレスデコーダ、４ａ、４ｂは読み出し回
路、５は入力回路、６は出力回路、７は入力信号、８は
出力信号を示す。 なお、図中、同一符号は、同−又は相当部分を示す。
Claims (1)
- （１）テーブルルックアップ方式の演算装置において、 複数のポートを有する記憶素子を用いて構成したルック
アップテーブル手段を備えたことを特徴とする演算装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169616A JPH0457112A (ja) | 1990-06-26 | 1990-06-26 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169616A JPH0457112A (ja) | 1990-06-26 | 1990-06-26 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457112A true JPH0457112A (ja) | 1992-02-24 |
Family
ID=15889802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169616A Pending JPH0457112A (ja) | 1990-06-26 | 1990-06-26 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457112A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015905A1 (ja) * | 2013-07-29 | 2015-02-05 | 学校法人明星学苑 | 論理演算装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238938A (ja) * | 1985-08-14 | 1987-02-19 | Mitsubishi Electric Corp | Ｒｏｍ形乗算器 |
-
1990
- 1990-06-26 JP JP2169616A patent/JPH0457112A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238938A (ja) * | 1985-08-14 | 1987-02-19 | Mitsubishi Electric Corp | Ｒｏｍ形乗算器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015905A1 (ja) * | 2013-07-29 | 2015-02-05 | 学校法人明星学苑 | 論理演算装置 |
| JP2015026341A (ja) * | 2013-07-29 | 2015-02-05 | 学校法人明星学苑 | 論理演算装置 |
| US9866219B2 (en) | 2013-07-29 | 2018-01-09 | Meisei Gakuen | Device for logic operation |
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