JPH0457247B2 - - Google Patents
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- Publication number
- JPH0457247B2 JPH0457247B2 JP60083909A JP8390985A JPH0457247B2 JP H0457247 B2 JPH0457247 B2 JP H0457247B2 JP 60083909 A JP60083909 A JP 60083909A JP 8390985 A JP8390985 A JP 8390985A JP H0457247 B2 JPH0457247 B2 JP H0457247B2
- Authority
- JP
- Japan
- Prior art keywords
- load
- gate
- circuit
- input
- delay
- Prior art date
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- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は負荷ゲートを用いた遅延回路に関す
る。
る。
従来、この種の遅延回路は、例えば第３図に示
すように、理論ゲートＧ１と、この理論ゲートＧ
１の出力に接続された負荷ゲートＧ２〜Ｇ４およ
び配線等により形成された負荷要領Clによつて構
成され、負荷ゲートＧ２〜Ｇ４または負荷容量Cl
によつて入力Ａと出力Ｂ間の遅延時間の調整がお
こなわれていた。
すように、理論ゲートＧ１と、この理論ゲートＧ
１の出力に接続された負荷ゲートＧ２〜Ｇ４およ
び配線等により形成された負荷要領Clによつて構
成され、負荷ゲートＧ２〜Ｇ４または負荷容量Cl
によつて入力Ａと出力Ｂ間の遅延時間の調整がお
こなわれていた。
上述した従来の遅延回路は、ハードウエア的に
回路の変更を加え、負荷の状態を変えなければ遅
延時間の調整ができないので、集積回路等に用い
た場合に遅延時間を容易に調整することはできな
いという欠点があつた。
回路の変更を加え、負荷の状態を変えなければ遅
延時間の調整ができないので、集積回路等に用い
た場合に遅延時間を容易に調整することはできな
いという欠点があつた。
本発明の目的は、ハードウエア的な変更を回路
に加えることなく遅延時間を容易に調整できる遅
延回路を提供することである。
に加えることなく遅延時間を容易に調整できる遅
延回路を提供することである。
本発明の遅延回路は、論理ゲートと、この論理
ゲートの出力に接続され、外部から与えられる制
御信号によつて能動または非能動状態になる負荷
ゲートとを有する。
ゲートの出力に接続され、外部から与えられる制
御信号によつて能動または非能動状態になる負荷
ゲートとを有する。
負荷ゲートはその能動、非能動の状態によつて
遅延回路の出力に対する遅れが異るから、制御信
号によつて各負荷ゲートの状態を制御することに
より遅延時間を調整することができる。
遅延回路の出力に対する遅れが異るから、制御信
号によつて各負荷ゲートの状態を制御することに
より遅延時間を調整することができる。
本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明による遅延回路の一実施例を示
す回路図である。
す回路図である。
本実施例の遅延回路は、論理ゲートＧ１と、そ
れぞれ制御入力Ｃ２，Ｃ３，Ｃ４が付加され制御
入力が“０”になつた場合には非能動状態、“１”
になつた場合には能動状態になる負荷ゲートＧ
２，Ｇ３，Ｇ４および配線等によつて形成された
負荷容量Clからなる。
れぞれ制御入力Ｃ２，Ｃ３，Ｃ４が付加され制御
入力が“０”になつた場合には非能動状態、“１”
になつた場合には能動状態になる負荷ゲートＧ
２，Ｇ３，Ｇ４および配線等によつて形成された
負荷容量Clからなる。
理論ゲートＧ１の入力Ａと出力Ｂ間の遅延時間
をTpdとし、Tpd（Ｇ１）を理論ゲートＧ１自身
の遅延時間、Ｔ（Ｇ２），Ｔ（Ｇ３）およびＴ（Ｇ
４）をそれぞれの負荷ゲートＧ２，Ｇ３，Ｇ４が
能動状態にあることによる遅れ、Tclを負荷容量
Clによる遅れとすると、遅延時間Tpdは次式Tpd
＝Tpd（Ｇ１）＋α・Ｔ（Ｇ２）＋β・Ｔ（Ｇ３）＋
γ・Ｔ（Ｇ４）＋Tcl……(1)で表わされる。ここで、
係数α，β，γの値はそれぞれ負荷ゲートＧ２，
Ｇ３，Ｇ４が能動状態にある場合と非能動状態に
ある場合とで異り、能動状態のときは1.0となる。
これらの係数α，β，γは、負荷ゲートＧ２，Ｇ
３，Ｇ４として第２図に示すような電流切換型論
理回路を用いた場合において負荷ゲートが非能動
状態のとき約0.5になる。
をTpdとし、Tpd（Ｇ１）を理論ゲートＧ１自身
の遅延時間、Ｔ（Ｇ２），Ｔ（Ｇ３）およびＴ（Ｇ
４）をそれぞれの負荷ゲートＧ２，Ｇ３，Ｇ４が
能動状態にあることによる遅れ、Tclを負荷容量
Clによる遅れとすると、遅延時間Tpdは次式Tpd
＝Tpd（Ｇ１）＋α・Ｔ（Ｇ２）＋β・Ｔ（Ｇ３）＋
γ・Ｔ（Ｇ４）＋Tcl……(1)で表わされる。ここで、
係数α，β，γの値はそれぞれ負荷ゲートＧ２，
Ｇ３，Ｇ４が能動状態にある場合と非能動状態に
ある場合とで異り、能動状態のときは1.0となる。
これらの係数α，β，γは、負荷ゲートＧ２，Ｇ
３，Ｇ４として第２図に示すような電流切換型論
理回路を用いた場合において負荷ゲートが非能動
状態のとき約0.5になる。
したがつて、制御入力Ｃ２，Ｃ３，Ｃ４により
負荷ゲートＧ２，Ｇ３、およびＧ４をそれぞれ能
動状態または非能動状態にすることにより、α，
β，γがとる値の組合わせによつて、遅延時間
Tpdを調整することができる。
負荷ゲートＧ２，Ｇ３、およびＧ４をそれぞれ能
動状態または非能動状態にすることにより、α，
β，γがとる値の組合わせによつて、遅延時間
Tpdを調整することができる。
第２図ａは、負荷ゲートＧ２〜Ｇ４として用い
る電流切換型回路の論理図、第２図ｂはその回路
例を示す図（Vref：基準電圧、VEE：電源）であ
る。負荷用入力Ｉ１および制御用入力Ｔ２のハイ
レベル状態を“０”、ローレベル状態を“１”と
いう負論理で考える。制御用入力１２が“０”の
場合には定電流ＩはトランジスタＱ３には流れ
ず、抵抗Ｒ１を経てトランジスタＱ２を流れる。
したがつて負荷用入力Ｉ１のレベルに関係なく定
電流Ｉは抵抗Ｒ１を流れ、非能動状態になる。一
方、制御用入力Ｉ２が“１”の場合において負荷
用入力Ｉ１が“１”のときは定電流Ｉは抵抗Ｒ２
を経てトランジスタＱ８を流れるが負荷用入力Ｉ
１が“０”になると電流切換がおこなわれ、定電
流Ｉは抵抗Ｒ１を経てトランジスタＱ１を流れ、
能動状態になる。負荷用入力Ｉ１からみた負荷
は、能動状態では非能動状態に比べ約２倍にな
る。したがつて、この回路を負荷ゲートＧ２〜Ｇ
４として用いて、入力Ａと出力Ｂの間の遅延時間
を制御することができる。
る電流切換型回路の論理図、第２図ｂはその回路
例を示す図（Vref：基準電圧、VEE：電源）であ
る。負荷用入力Ｉ１および制御用入力Ｔ２のハイ
レベル状態を“０”、ローレベル状態を“１”と
いう負論理で考える。制御用入力１２が“０”の
場合には定電流ＩはトランジスタＱ３には流れ
ず、抵抗Ｒ１を経てトランジスタＱ２を流れる。
したがつて負荷用入力Ｉ１のレベルに関係なく定
電流Ｉは抵抗Ｒ１を流れ、非能動状態になる。一
方、制御用入力Ｉ２が“１”の場合において負荷
用入力Ｉ１が“１”のときは定電流Ｉは抵抗Ｒ２
を経てトランジスタＱ８を流れるが負荷用入力Ｉ
１が“０”になると電流切換がおこなわれ、定電
流Ｉは抵抗Ｒ１を経てトランジスタＱ１を流れ、
能動状態になる。負荷用入力Ｉ１からみた負荷
は、能動状態では非能動状態に比べ約２倍にな
る。したがつて、この回路を負荷ゲートＧ２〜Ｇ
４として用いて、入力Ａと出力Ｂの間の遅延時間
を制御することができる。
以上説明したように本発明は、制御信号によつ
て、能動または非能動状態に設定することができ
る論理ゲートを負荷ゲートとして遅延回路に用い
ることにより、遅延回路の遅延時間を制御するこ
とができる効果を有する。
て、能動または非能動状態に設定することができ
る論理ゲートを負荷ゲートとして遅延回路に用い
ることにより、遅延回路の遅延時間を制御するこ
とができる効果を有する。
第１図は本発明による遅延回路の一実施例を示
す回路、第２図は第１図の負荷ゲートＧ２〜Ｇ４
として使用できる電流切換型回路の論理図と回路
例を示す図である。第３図はこの種の遅延回路の
従来例の回路図である。 Ｇ１……論理ゲート、Ｇ２〜Ｇ４……負荷ゲー
ト、Ａ……入力、Ｂ……出力、Cl……容量負荷、
Ｃ２〜Ｃ４……制御入力、Ｉ１，Ｉ２……負荷ゲ
ート入力、Ｑ１〜Ｑ３……トランジスタ、Ｒ１，
Ｒ２……抵抗、Ｉ……定電流、Vref……基準電
圧。
す回路、第２図は第１図の負荷ゲートＧ２〜Ｇ４
として使用できる電流切換型回路の論理図と回路
例を示す図である。第３図はこの種の遅延回路の
従来例の回路図である。 Ｇ１……論理ゲート、Ｇ２〜Ｇ４……負荷ゲー
ト、Ａ……入力、Ｂ……出力、Cl……容量負荷、
Ｃ２〜Ｃ４……制御入力、Ｉ１，Ｉ２……負荷ゲ
ート入力、Ｑ１〜Ｑ３……トランジスタ、Ｒ１，
Ｒ２……抵抗、Ｉ……定電流、Vref……基準電
圧。
Claims (1)
- １ 論理ゲートと、この論理ゲートの遅延時間を
調整するためにこの論理ゲートの出力に接続さ
れ、外部から与えられる制御入力によつて能動ま
たは非能動状態になる負荷ゲートとを有する遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083909A JPS61242409A (ja) | 1985-04-19 | 1985-04-19 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083909A JPS61242409A (ja) | 1985-04-19 | 1985-04-19 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242409A JPS61242409A (ja) | 1986-10-28 |
| JPH0457247B2 true JPH0457247B2 (ja) | 1992-09-11 |
Family
ID=13815739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083909A Granted JPS61242409A (ja) | 1985-04-19 | 1985-04-19 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242409A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250713A (ja) * | 1986-04-23 | 1987-10-31 | Fujitsu Ltd | 可変遅延回路 |
| JP2777399B2 (ja) * | 1989-03-28 | 1998-07-16 | 株式会社日立製作所 | 可変遅延回路並びにその回路を用いたタイミング発生装置及びｌｓｉテスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107630A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Delay time adjusting circuit |
-
1985
- 1985-04-19 JP JP60083909A patent/JPS61242409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242409A (ja) | 1986-10-28 |
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