JPS62266910A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPS62266910A JPS62266910A JP11112286A JP11112286A JPS62266910A JP S62266910 A JPS62266910 A JP S62266910A JP 11112286 A JP11112286 A JP 11112286A JP 11112286 A JP11112286 A JP 11112286A JP S62266910 A JPS62266910 A JP S62266910A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- signal
- inverter
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は入力信号と出力信号との間にヒステリシス特
性を有するＣＭＯＳ構成のシュミツ１−トリガ回路に関
する。
性を有するＣＭＯＳ構成のシュミツ１−トリガ回路に関
する。
（従来の技術）
論理回路などに入力される信号として比較的ノイズの多
い信号源からの出力を用いる場合、信号源からの出力信
号を積分回路を通した後、シュミットトリガ回路に入力
して波形整形することによりノイズを除去することが知
られている。
い信号源からの出力を用いる場合、信号源からの出力信
号を積分回路を通した後、シュミットトリガ回路に入力
して波形整形することによりノイズを除去することが知
られている。
第１０図はＣＭ ＯＳ Ｉ成による従来のシュミットト
リガ回路の回路図である。積分回路を通過した入力信号
ＶＩＮは、ＰチャネルＭ ＯＳ トランジスタ５１及び
ＮチャネルＭＯ８ｉ−ランジスタ５２で構成されたＣＭ
ＯＳインバータ５３に供給されると共に、このＣＭＯＳ
インバータ５３の出力ノード５４と高電位の電源電圧Ｖ
ｏｏとの間に接続されたＰチャネルＭＯＳトランジスタ
５５のゲート及びこの出力ノード５４と低電位の電源電
圧、例えばアース電圧Ｖ８８との間に接続されたＮチャ
ネルＭＯＳトランジスタ５６のゲートにそれぞれ供給さ
れている。
リガ回路の回路図である。積分回路を通過した入力信号
ＶＩＮは、ＰチャネルＭ ＯＳ トランジスタ５１及び
ＮチャネルＭＯ８ｉ−ランジスタ５２で構成されたＣＭ
ＯＳインバータ５３に供給されると共に、このＣＭＯＳ
インバータ５３の出力ノード５４と高電位の電源電圧Ｖ
ｏｏとの間に接続されたＰチャネルＭＯＳトランジスタ
５５のゲート及びこの出力ノード５４と低電位の電源電
圧、例えばアース電圧Ｖ８８との間に接続されたＮチャ
ネルＭＯＳトランジスタ５６のゲートにそれぞれ供給さ
れている。
上記Ｃｌｖｌ ０ Ｓインバータ５３の出力ノード５４
の信号はＰチャネルＭＯＳトランジスタ５７及びＮチャ
ネルＭ ＯＳ ｌ−ランジスタ５８で構成されたもう一
つのＣＭＯＳインバータ５９に供給されている。このＣ
Ｍ ＯＳインバータ５９の出力ツードロ０の信号は、上
記ノード５４と上記トランジスタ５５との間に接続され
たＰチャネルＭＯ８トランジスタ６１のゲート及び上記
ノード５４と上記トランジスタ５６との間に接続された
ＮチャネルＭＯＳトランジスタ６２のゲートにそれぞれ
供給されている。そして上記インバータの出力ツードロ
０からノイズが除去された信号■○ＵＴが出力される。
の信号はＰチャネルＭＯＳトランジスタ５７及びＮチャ
ネルＭ ＯＳ ｌ−ランジスタ５８で構成されたもう一
つのＣＭＯＳインバータ５９に供給されている。このＣ
Ｍ ＯＳインバータ５９の出力ツードロ０の信号は、上
記ノード５４と上記トランジスタ５５との間に接続され
たＰチャネルＭＯ８トランジスタ６１のゲート及び上記
ノード５４と上記トランジスタ５６との間に接続された
ＮチャネルＭＯＳトランジスタ６２のゲートにそれぞれ
供給されている。そして上記インバータの出力ツードロ
０からノイズが除去された信号■○ＵＴが出力される。
このように構成されたシュミットトリガ回路では第１１
図の特性図に示されるように、ＣＭ ＯＳインバータの
回路閾値電圧をｖ ｔｈｃとすると、入力信号ＶＩＮの
電位が低電位から上昇する際の回路閾値電圧ＶＰはｖ
ｔｈｃよりも高いものとなり、これとは逆に入力信号Ｖ
ＩＮの電位が高電位から下降する際の回路閾値電圧ＶＮ
はｖ ｔｈｃよりも低いものとなり、これにより図示す
るようなとステリシス特性が得られる。
図の特性図に示されるように、ＣＭ ＯＳインバータの
回路閾値電圧をｖ ｔｈｃとすると、入力信号ＶＩＮの
電位が低電位から上昇する際の回路閾値電圧ＶＰはｖ
ｔｈｃよりも高いものとなり、これとは逆に入力信号Ｖ
ＩＮの電位が高電位から下降する際の回路閾値電圧ＶＮ
はｖ ｔｈｃよりも低いものとなり、これにより図示す
るようなとステリシス特性が得られる。
しかしながら、上記従来回路では所望する特性を得るた
めに二つのＣＭＯＳインバータと４ｉ１のＭＯＳトラン
ジスタが必要であり、合計で８個のＭＯＳトランジスタ
が必要である。このようなシュミツ１〜トリガ回路は他
の論理回路などと共に１個の半導体チップ上に集積化さ
れるため、チップサイズなできるだけ小さくして製造価
格を低減させるためにはシュミットトリガ回路自体の素
子数をできるだけ少なくする必要がある。
めに二つのＣＭＯＳインバータと４ｉ１のＭＯＳトラン
ジスタが必要であり、合計で８個のＭＯＳトランジスタ
が必要である。このようなシュミツ１〜トリガ回路は他
の論理回路などと共に１個の半導体チップ上に集積化さ
れるため、チップサイズなできるだけ小さくして製造価
格を低減させるためにはシュミットトリガ回路自体の素
子数をできるだけ少なくする必要がある。
（発明が解決しようとする問題点）
このように従来のシュミットトリガ回路では、０ＭＯ３
化する場合に多くの素子が必要となる欠点がある。
化する場合に多くの素子が必要となる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来に比べて素子数の少ないシュミ
ットトリガ回路を提供することにある。
あり、その目的は、従来に比べて素子数の少ないシュミ
ットトリガ回路を提供することにある。
［発明の構成］
〈問題点を解決するための手段）
この発明のシュミット１−リガ回路は、入力信号が供給
されるＣＭＯＳ型の第１の反転回路と、上記第１の反転
回路の出力信号が供給される第２の反転回路と、上記第
１の反転回路の出力端と電源電圧との間に接続され、上
記第２の反転回路の出力信号で導通制御される第１のト
ランジスタと、上記第１のトランジスタに対して直列に
接続され、常時導通状態に設定され、上記第１のトラン
ジスタと同極性の第２のトランジスタとから構成されて
いる。
されるＣＭＯＳ型の第１の反転回路と、上記第１の反転
回路の出力信号が供給される第２の反転回路と、上記第
１の反転回路の出力端と電源電圧との間に接続され、上
記第２の反転回路の出力信号で導通制御される第１のト
ランジスタと、上記第１のトランジスタに対して直列に
接続され、常時導通状態に設定され、上記第１のトラン
ジスタと同極性の第２のトランジスタとから構成されて
いる。
（作用）
この発明のシュミットトリガ回路では、入力信号が第１
のレベルから第２のレベルに変化し、第１の反転回路の
出力端の信号が第２のレベルから第１のレベルに変化し
ようとする際に、第１のトランジスタを第２の反転回路
の出力端の信号によって導通制御することにより第１の
反転回路の出力端の信号のレベル変化を遅らせるように
している。
のレベルから第２のレベルに変化し、第１の反転回路の
出力端の信号が第２のレベルから第１のレベルに変化し
ようとする際に、第１のトランジスタを第２の反転回路
の出力端の信号によって導通制御することにより第１の
反転回路の出力端の信号のレベル変化を遅らせるように
している。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明のシュミットトリガ回路の第１の実施
例の構成を示す回路図である。入力信号ＩＮは、Ｐチャ
ネルＭＯ８ｔ−ランジスタ１１及びＮチャネルＭＯＳト
ランジスタ１２で構成されたＣＭＯＳインバータ１３に
供給される。このＣＭＯＳインバータ１３の出力ノード
１４の信号はＰチャネルＭＯＳトランジスタ１５及びＮ
チャネルＭＯＳトランジスタ１６で構成されたもう一つ
のＣＭＯＳインバータ１７に供給される。さらに上記Ｃ
ＭＯＳインバータ１３の出力ノード１４と低電位の’Ｉ
Ｉ電圧、例えばアース電圧Ｖｓｓとの間には２個のＮチ
ャネルＭＯ８トランジスタ１９．２０のソース、ドレイ
ン間が直列接続されている。そして、出力ノード１４に
近い側に設けられているトランジスタ１９のゲートには
高電位側の電源電圧ｖ０゜が供給され、このトランジス
タ１９は常時導通状態に設定されている。またアース電
圧Ｖｓｓに近い側に設けられているトランジスタ２０の
ゲートには上記ＣＭＯＳインバータ１７の出力ノード１
８の信号が供給され、このトランジスタ２０はこの信号
で導通制御される。
例の構成を示す回路図である。入力信号ＩＮは、Ｐチャ
ネルＭＯ８ｔ−ランジスタ１１及びＮチャネルＭＯＳト
ランジスタ１２で構成されたＣＭＯＳインバータ１３に
供給される。このＣＭＯＳインバータ１３の出力ノード
１４の信号はＰチャネルＭＯＳトランジスタ１５及びＮ
チャネルＭＯＳトランジスタ１６で構成されたもう一つ
のＣＭＯＳインバータ１７に供給される。さらに上記Ｃ
ＭＯＳインバータ１３の出力ノード１４と低電位の’Ｉ
Ｉ電圧、例えばアース電圧Ｖｓｓとの間には２個のＮチ
ャネルＭＯ８トランジスタ１９．２０のソース、ドレイ
ン間が直列接続されている。そして、出力ノード１４に
近い側に設けられているトランジスタ１９のゲートには
高電位側の電源電圧ｖ０゜が供給され、このトランジス
タ１９は常時導通状態に設定されている。またアース電
圧Ｖｓｓに近い側に設けられているトランジスタ２０の
ゲートには上記ＣＭＯＳインバータ１７の出力ノード１
８の信号が供給され、このトランジスタ２０はこの信号
で導通制御される。
なお、上記両ＣＭＯＳインバータ１３．１７それぞれの
回路閾値電圧ｖ ｔｈｃは通常の場合と同様にＶＯＩ）
とＶＳＳのほぼ１／２の値、例えばＶＤＯが＋５Ｖ、Ｖ
ｓｓが○ｖのときには２．５Ｖにされている。
回路閾値電圧ｖ ｔｈｃは通常の場合と同様にＶＯＩ）
とＶＳＳのほぼ１／２の値、例えばＶＤＯが＋５Ｖ、Ｖ
ｓｓが○ｖのときには２．５Ｖにされている。
次に上記のような構成の回路の動作を第２図の波形図を
用いて説明する。
用いて説明する。
まず、入力信号ＶＩＮが低レベル（Ｖｓ ｓレベル）の
とき、インバータ１３の出力ノード１４の信号は高レベ
ル（Ｖｏｏレベル）であり、さらにインバータ１７の出
力ノード１８の信号、すなわち出力信号ＶＯＵＴは低レ
ベルである。ここで、トランジスタ１９は常時導通して
いるため、このトランジスタ１９は単なる抵抗として作
用する。また、トランジスタ２０のゲートにはインバー
タ１７の出力ノード１８の信号が入力されていので、こ
のトランジスタ２０は非導通状態である。従って、トラ
ンジスタ１９゜２０からなる経路には電流が流れず、イ
ンバータ１３の出力ノード１４の信号は高レベルに保た
れる。
とき、インバータ１３の出力ノード１４の信号は高レベ
ル（Ｖｏｏレベル）であり、さらにインバータ１７の出
力ノード１８の信号、すなわち出力信号ＶＯＵＴは低レ
ベルである。ここで、トランジスタ１９は常時導通して
いるため、このトランジスタ１９は単なる抵抗として作
用する。また、トランジスタ２０のゲートにはインバー
タ１７の出力ノード１８の信号が入力されていので、こ
のトランジスタ２０は非導通状態である。従って、トラ
ンジスタ１９゜２０からなる経路には電流が流れず、イ
ンバータ１３の出力ノード１４の信号は高レベルに保た
れる。
次にこの状態から入力信号ＶＩＮが低レベルから高レベ
ルに向かってゆっくり変化する。そして入力信号ＶＩＮ
の電位がＣＭＯＳインバータ１３の回路閾値電圧ｖ ｔ
ｈｃに達すると、インバータ１３の出力ノード１４の信
号が高レベルから低レベルに反転する。このノード１４
の信号が低レベルに反転した直後にインバータ１７の出
力ノード１８の信号、すなわち出力信号ＶＯＵＴが低レ
ベルから高レベルに反転する。出力信号ＶＯＵＴが高レ
ベルに反転するとトランジスタ２０が導通する。
ルに向かってゆっくり変化する。そして入力信号ＶＩＮ
の電位がＣＭＯＳインバータ１３の回路閾値電圧ｖ ｔ
ｈｃに達すると、インバータ１３の出力ノード１４の信
号が高レベルから低レベルに反転する。このノード１４
の信号が低レベルに反転した直後にインバータ１７の出
力ノード１８の信号、すなわち出力信号ＶＯＵＴが低レ
ベルから高レベルに反転する。出力信号ＶＯＵＴが高レ
ベルに反転するとトランジスタ２０が導通する。
次にこの状態で、今度は入力信号ＶＩＮが高レベルから
低レベルに向かってゆっくり変化する。
低レベルに向かってゆっくり変化する。
そして入力信号ＶＩＮの電位がＣＭＯＳインバータ１３
の回路閾値電圧ｖ ｔｈｃに達しても、今度はインバー
タ１３の出力ノード１４の信号は反転しない。
の回路閾値電圧ｖ ｔｈｃに達しても、今度はインバー
タ１３の出力ノード１４の信号は反転しない。
すなわち、信号ＶＩＮの電位が低下してＣＭＯＳインバ
ータ１３の回路閾値電圧ｖ ｔｈｃに達すると、ＣＭＯ
Ｓインバータ１３内のＰチャネルＭＯＳトランジスタ１
１が導通し始める。ところが、ＣＭＯＳインバータ１７
の出力ノード１８の信号（ＶＯＵＴ）はまだ高レベルで
あり、トランジスタ２０が導通している。このため、ト
ランジスタ１１による出力ノード１４の充電は、ＣＭＯ
Ｓインバータ１３内のＮチャネル〜１０Ｓトランジスタ
１２の他にトランジスタ１９、２０からなる経路によっ
ても妨げられる。従って、インバータ１３の出力ノード
１４の信号がインバータ１７の回路閾値電圧ｙ ｔｈＣ
に到達する時間が遅れ、出力信号ＶＯＵＴが低レベルに
反転する実質的な閾値電圧ＶＮ’ は第２図に示される
ようにＣＭＯＳインバータの回路ｒＡｌｉＩ！電圧Ｖｔ
ｈＣヨリモ低い値にされる。
ータ１３の回路閾値電圧ｖ ｔｈｃに達すると、ＣＭＯ
Ｓインバータ１３内のＰチャネルＭＯＳトランジスタ１
１が導通し始める。ところが、ＣＭＯＳインバータ１７
の出力ノード１８の信号（ＶＯＵＴ）はまだ高レベルで
あり、トランジスタ２０が導通している。このため、ト
ランジスタ１１による出力ノード１４の充電は、ＣＭＯ
Ｓインバータ１３内のＮチャネル〜１０Ｓトランジスタ
１２の他にトランジスタ１９、２０からなる経路によっ
ても妨げられる。従って、インバータ１３の出力ノード
１４の信号がインバータ１７の回路閾値電圧ｙ ｔｈＣ
に到達する時間が遅れ、出力信号ＶＯＵＴが低レベルに
反転する実質的な閾値電圧ＶＮ’ は第２図に示される
ようにＣＭＯＳインバータの回路ｒＡｌｉＩ！電圧Ｖｔ
ｈＣヨリモ低い値にされる。
この結果、この実施例回路では入力信号Ｖ Ｉ Ｎと出
力信号ＶＯＵＴとの関係を示す特性図は第３図のように
なり、入力信号ＶＩ＼の電位が低電位から上昇する際の
回路間Ｗｉ電圧はＣＭＯＳインバータの回路ｖ ｔｈｃ
となり、入力信号ＶＩＮの電位が高電位から下降する際
の回路間ｉ電圧はｖ ｔｈｃよりも低いＶＮ’ となり
、これにより図示するようなヒステリシス特性が得られ
る。
力信号ＶＯＵＴとの関係を示す特性図は第３図のように
なり、入力信号ＶＩ＼の電位が低電位から上昇する際の
回路間Ｗｉ電圧はＣＭＯＳインバータの回路ｖ ｔｈｃ
となり、入力信号ＶＩＮの電位が高電位から下降する際
の回路間ｉ電圧はｖ ｔｈｃよりも低いＶＮ’ となり
、これにより図示するようなヒステリシス特性が得られ
る。
このように上記実施例回路でも所定のヒステリシス特性
を得ることができる。そしてこの実施例回路では従来回
路に比較して２個のＭ ＯＳ トランジスタが省略され
、合計で６個のＭＯＳトランジスタで構成することがで
きる。このため、この実施例のシュミットトリガ回路を
他の論理回路などと共に１個の半導体チップ上に集積化
した場合に、従来に比べてチップサイズを小さくするこ
とができ、これにより製造ｌ１１ｉ格の低減化が実現で
きる。
を得ることができる。そしてこの実施例回路では従来回
路に比較して２個のＭ ＯＳ トランジスタが省略され
、合計で６個のＭＯＳトランジスタで構成することがで
きる。このため、この実施例のシュミットトリガ回路を
他の論理回路などと共に１個の半導体チップ上に集積化
した場合に、従来に比べてチップサイズを小さくするこ
とができ、これにより製造ｌ１１ｉ格の低減化が実現で
きる。
なお、上記実施例回路ではＣ〜・＋ ｏ ｓインバータ
１３の回路閾値電圧＼／ｌｈｃを通常のＣＭＯＳインバ
ータと同様に１ ／’ ２ （Ｖｏｏ Ｖｓｓ）に設
定し、ヒステリシス特性の高レベル側の回路量（直電圧
を１／２（Ｖｏｏ Ｖｓｓ）としているが、これは次
のような手段により、高レベル側の回路閾値電圧を１／
２ （Ｖｏ ｏ Ｖｓ ｓ ）よりも高い方にシフト
させることが可能である。
１３の回路閾値電圧＼／ｌｈｃを通常のＣＭＯＳインバ
ータと同様に１ ／’ ２ （Ｖｏｏ Ｖｓｓ）に設
定し、ヒステリシス特性の高レベル側の回路量（直電圧
を１／２（Ｖｏｏ Ｖｓｓ）としているが、これは次
のような手段により、高レベル側の回路閾値電圧を１／
２ （Ｖｏ ｏ Ｖｓ ｓ ）よりも高い方にシフト
させることが可能である。
■ ＣＩｖｌ ＯＳインバータ１３内のＰチャネルＭ
ＯＳ ｌ−ランジスタ１１のチャネル幅Ｗｐを回路量Ｉ
Ｉ圧が１／２（Ｖｏｏ Ｖｓｓ）に設定された通常の
ＣＭ ＯＳインバータ内のＰチャネルＭＯＳトランジス
タよりも大きく設定する。
ＯＳ ｌ−ランジスタ１１のチャネル幅Ｗｐを回路量Ｉ
Ｉ圧が１／２（Ｖｏｏ Ｖｓｓ）に設定された通常の
ＣＭ ＯＳインバータ内のＰチャネルＭＯＳトランジス
タよりも大きく設定する。
■ ＣＭＯＳインバータ１３内のＮチャネル〜１０Ｓト
ランジスタ１２のチャネル幅Ｗｎを回路閾値電圧か１．
／２ （Ｖｏ ｏ Ｖｓ ｓ ）に設定された通常の
ＣＭＯＳインバータ内のＮチャネルＭＯＳトランジスタ
よりも小さく設定する。
ランジスタ１２のチャネル幅Ｗｎを回路閾値電圧か１．
／２ （Ｖｏ ｏ Ｖｓ ｓ ）に設定された通常の
ＣＭＯＳインバータ内のＮチャネルＭＯＳトランジスタ
よりも小さく設定する。
■ ■と■を同時に行なう。
上記■、（■、■のいずれか一つの手段を採用すること
により、第４図の特性図に示されるように前記第１１図
の持せ図と同様のヒステリシス特性を得ることができる
。さらに、上記■、■、■とは逆の操作を行なうことに
より、高レベル側の回路閾値電圧を１／２ （Ｖｏ ｏ
Ｖ３ Ｒ＞よりも低い方にシフトさせることも可能
である、出力、さらに、第４図中のＶＨで示されるヒス
テリシス幅も自由に設定することができる。これは、ト
ランジスタ２０による帰還量の調整により達成づること
ができ、例えばトランジスタ２０のチャネル幅を大きく
することによりヒステリシス幅ＶＨが広がり、反対に小
さくすることにより狭められる。
により、第４図の特性図に示されるように前記第１１図
の持せ図と同様のヒステリシス特性を得ることができる
。さらに、上記■、■、■とは逆の操作を行なうことに
より、高レベル側の回路閾値電圧を１／２ （Ｖｏ ｏ
Ｖ３ Ｒ＞よりも低い方にシフトさせることも可能
である、出力、さらに、第４図中のＶＨで示されるヒス
テリシス幅も自由に設定することができる。これは、ト
ランジスタ２０による帰還量の調整により達成づること
ができ、例えばトランジスタ２０のチャネル幅を大きく
することによりヒステリシス幅ＶＨが広がり、反対に小
さくすることにより狭められる。
第５図はこの発明の第２の実施例の構成を示す回路図で
ある。この実施例回路では、抵抗としで作用するトラン
ジスタ１９と、Ｃ、Ｍ○Ｓインバータ１７の出力ノード
１８の信号で導通耐引されるトランジスタ２０の位置を
反対に（７た点のみが上記第１図の実施例のものと異な
り、動作及び特性などは第１図の実施例と同じである。
ある。この実施例回路では、抵抗としで作用するトラン
ジスタ１９と、Ｃ、Ｍ○Ｓインバータ１７の出力ノード
１８の信号で導通耐引されるトランジスタ２０の位置を
反対に（７た点のみが上記第１図の実施例のものと異な
り、動作及び特性などは第１図の実施例と同じである。
第６図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路では、Ｃ〜！０８インバータ１３
の出力ノード１４とＶ９８との間にＮチャネル１′Ｖ１
０Ｓトランジスタ１９及び２０のソース、ドレイン間を
直列接続する代わりに、ノード１４とＶＯＤとの間に２
ｇのＰチャネル１＼ｉｏｓ トランジスタ２１及び２２
のソース、ドレイン間を直列接続し、さらにトランジス
タ２１のゲートにはインバータ１７の出力ノード１８の
信号、すなわら出力信号Ｖ ＯＵ Ｔ’を供給し、トラ
ンジスタ２２のゲートには低電位側の電源電圧ｖｓｓを
供給するように構成したものである。
ある。この実施例回路では、Ｃ〜！０８インバータ１３
の出力ノード１４とＶ９８との間にＮチャネル１′Ｖ１
０Ｓトランジスタ１９及び２０のソース、ドレイン間を
直列接続する代わりに、ノード１４とＶＯＤとの間に２
ｇのＰチャネル１＼ｉｏｓ トランジスタ２１及び２２
のソース、ドレイン間を直列接続し、さらにトランジス
タ２１のゲートにはインバータ１７の出力ノード１８の
信号、すなわら出力信号Ｖ ＯＵ Ｔ’を供給し、トラ
ンジスタ２２のゲートには低電位側の電源電圧ｖｓｓを
供給するように構成したものである。
この実施例回路では、前記ＮｔネルＭＯ３ｌヘラレジス
タ１９．２０の代わりにＰｔネルＭＯＳトランジスタ２
１．２２が設けられているので、入力信号ＩＮが低レベ
ルから高レベルに向かって変化する際の、トランジスタ
１２による出力ノード１４の敢電がトランジスタ２１．
２２からなる経路によって妨げられる。従って、インバ
ータ１３の出力ノード１４の信号がインバータ１７の回
路閾値電圧ｖ ｔｈｃに到達する時間が遅れ、出力信号
ＶＯｔＪＴが低レベルから高レベルに反転する実質的な
閾値電圧ＶＰ’は第７図の波形図に示されるようにＣＭ
ＯＳインバータの回路閾値電圧ｖ ｔｈｃよりも高い値
にされる。
タ１９．２０の代わりにＰｔネルＭＯＳトランジスタ２
１．２２が設けられているので、入力信号ＩＮが低レベ
ルから高レベルに向かって変化する際の、トランジスタ
１２による出力ノード１４の敢電がトランジスタ２１．
２２からなる経路によって妨げられる。従って、インバ
ータ１３の出力ノード１４の信号がインバータ１７の回
路閾値電圧ｖ ｔｈｃに到達する時間が遅れ、出力信号
ＶＯｔＪＴが低レベルから高レベルに反転する実質的な
閾値電圧ＶＰ’は第７図の波形図に示されるようにＣＭ
ＯＳインバータの回路閾値電圧ｖ ｔｈｃよりも高い値
にされる。
第８図はこの実施例回路の入出力持性図である。
図示するように、入力信号ＶＩＮの電位が低電位から上
昇する際の回路ｉ ＋ｉ ｚ圧はＣＭＯＳインバータの
回路ｖ ｔｈｃよりも高いＶＰ′ となり、入力信号Ｖ
ＩＮの電位が高電位から下降する際の回路閾値電圧はｖ
ｔｈｃとなり、これにより図示するようなヒステリシ
ス特性が得られるａなお、この実施例回路でも、上記と
同様にトランジスタ＋１．１２゜チャネル幅の設定によ
ってヒステリシス特性を移動させることができ、かつト
ランジスタ２１のチトネル幅の設定によってヒステリシ
ス幅の調整を１１なうことができる。
昇する際の回路ｉ ＋ｉ ｚ圧はＣＭＯＳインバータの
回路ｖ ｔｈｃよりも高いＶＰ′ となり、入力信号Ｖ
ＩＮの電位が高電位から下降する際の回路閾値電圧はｖ
ｔｈｃとなり、これにより図示するようなヒステリシ
ス特性が得られるａなお、この実施例回路でも、上記と
同様にトランジスタ＋１．１２゜チャネル幅の設定によ
ってヒステリシス特性を移動させることができ、かつト
ランジスタ２１のチトネル幅の設定によってヒステリシ
ス幅の調整を１１なうことができる。
第９図はこの発明の第４の実施例の構成な示す回路図で
ある。この実Ｉｌｆ！例回路では、抵抗として作用する
トランジスタ２２と、ＣＭ ＯＳインパーク１７の出力
ノード１８の信号で導通耐重されるトランジスタ２１の
位置を反対にした点のみが十肥第５図の実施例のものと
異なり、動作及び特性などは第５図の実施例と同じであ
る。
ある。この実Ｉｌｆ！例回路では、抵抗として作用する
トランジスタ２２と、ＣＭ ＯＳインパーク１７の出力
ノード１８の信号で導通耐重されるトランジスタ２１の
位置を反対にした点のみが十肥第５図の実施例のものと
異なり、動作及び特性などは第５図の実施例と同じであ
る。
上記各実施例のシュミットトリガ回路はいずれの場合に
も従来回路に比較してＭＯＳトランジスタの数を２個削
減でき、しかも所定のヒステリシス特性を得ることがで
きる。
も従来回路に比較してＭＯＳトランジスタの数を２個削
減でき、しかも所定のヒステリシス特性を得ることがで
きる。
［発明の効果］
以上説明したようにこの発明によれば、従来に比べて素
子数の少ないシュミットトリガ回路を提供することがで
きる。
子数の少ないシュミットトリガ回路を提供することがで
きる。
第１図はこの発明の第１の実施例の構成を示す回路図、
第２図は上記実施例回路の波形図、第３図及び第４図は
それぞれ上記実施例回路の特性図、第５図はこの発明の
第２の実施例の構成を示す回路図、第６図はこの発明の
第３の実施例の構成を示す回路図、第７図は上記第３の
実施例回路の波形図、第８図は上記第３の実施例回路の
特性図、Ｍ９図はこの発明の第４の実施例の構成を示す
回路図、第１０図は従来回路の回路図、第１１図は上記
従来回路の特性図である。 １１、１５．２１．２２・Ｐチｖネ／Ｌ、ＭＯ３Ｉ−ラ
ンジスタ、１２．１６．１９．２０− Ｎ ｆ ｔネル
ＭＯｓトランジスタ、１３．１７−ＣＭＯＳ−＋’ンハ
ータ。 出願人代理人 弁理士 鈴江武彦 第 ２０ ＶＮ’ Ｖｔｈｃ ＶＩＮ 第３図 ｖｔｈｃ ＶＩＮ 第４ 図 −一
〇２
〉（り 〉 〉 Ｖｔｈｃ ＶＰ −ＶＩＮ 第８図 第９ 図 第１０図 ＶＮ Ｖ″ｊｈｃ ＶＰ ＶＩＮ 第１１図
第２図は上記実施例回路の波形図、第３図及び第４図は
それぞれ上記実施例回路の特性図、第５図はこの発明の
第２の実施例の構成を示す回路図、第６図はこの発明の
第３の実施例の構成を示す回路図、第７図は上記第３の
実施例回路の波形図、第８図は上記第３の実施例回路の
特性図、Ｍ９図はこの発明の第４の実施例の構成を示す
回路図、第１０図は従来回路の回路図、第１１図は上記
従来回路の特性図である。 １１、１５．２１．２２・Ｐチｖネ／Ｌ、ＭＯ３Ｉ−ラ
ンジスタ、１２．１６．１９．２０− Ｎ ｆ ｔネル
ＭＯｓトランジスタ、１３．１７−ＣＭＯＳ−＋’ンハ
ータ。 出願人代理人 弁理士 鈴江武彦 第 ２０ ＶＮ’ Ｖｔｈｃ ＶＩＮ 第３図 ｖｔｈｃ ＶＩＮ 第４ 図 −一
〇２
〉（り 〉 〉 Ｖｔｈｃ ＶＰ −ＶＩＮ 第８図 第９ 図 第１０図 ＶＮ Ｖ″ｊｈｃ ＶＰ ＶＩＮ 第１１図
Claims (4)
- （１）入力信号が供給されるＣＭＯＳ型の第１の反転回
路と、上記第１の反転回路の出力信号が供給される第２
の反転回路と、上記第１の反転回路の出力端と電源電圧
との間に接続され、上記第２の反転回路の出力信号で導
通制御される第１のトランジスタと、上記第１のトラン
ジスタに対して直列に接続され、常時導通状態に設定さ
れ、上記第１のトランジスタと同極性の第２のトランジ
スタとを具備したことを特徴とするシュミットトリガ回
路。 - （２）前記電源電圧が低電位の電源電圧であり、前記第
１、第２のトランジスタがＮチャネルのＭＯＳトランジ
スタである特許請求の範囲第１項に記載のシュミットト
リガ回路。 - （３）前記電源電圧が高電位の電源電圧であり、前記第
１、第２のトランジスタがＰチャネルのＭＯＳトランジ
スタである特許請求の範囲第１項に記載のシュミットト
リガ回路。 - （４）前記第１の反転回路を構成するＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタの素子寸
法が異なるように設定される特許請求の範囲第１項に記
載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111122A JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111122A JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266910A true JPS62266910A (ja) | 1987-11-19 |
| JPH0831780B2 JPH0831780B2 (ja) | 1996-03-27 |
Family
ID=14552988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111122A Expired - Lifetime JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831780B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103607184A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 一种cmos施密特触发电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
-
1986
- 1986-05-15 JP JP61111122A patent/JPH0831780B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103607184A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 一种cmos施密特触发电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831780B2 (ja) | 1996-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5855685B2 (ja) | ゾウフクカイロ | |
| JPS5923915A (ja) | シユミツトトリガ回路 | |
| JPH0159772B2 (ja) | ||
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JP2001127615A (ja) | 分割レベル論理回路 | |
| JPS591005B2 (ja) | シユミツトトリガ回路 | |
| JPS62266910A (ja) | シユミツトトリガ回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPS6213120A (ja) | 半導体装置 | |
| JPS61292412A (ja) | 出力回路 | |
| JPH04357710A (ja) | 論理回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JPH0575205B2 (ja) | ||
| JPH04154207A (ja) | シュミットトリガー回路 | |
| JPS6377213A (ja) | シユミツトトリガ回路 | |
| JP2745697B2 (ja) | 半導体集積回路 | |
| KR900000486B1 (ko) | 씨모오스 시간 지연회로 | |
| JPH02154520A (ja) | 半導体集積回路のリセット回路 | |
| JPS6025323A (ja) | 半導体集積回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPH01272230A (ja) | 半導体回路装置 | |
| JPH04301921A (ja) | インバータ回路 | |
| JPS6182532A (ja) | インバ−タ回路 | |
| JPH0263219A (ja) | チャージポンプ回路 | |
| JPH02105723A (ja) | レベル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |