JPH0457578A - 回転体のディジタル位相制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は回転体の制御などに用いられるディジタル位相
制御装置に関するものである。

従来の技術 近年、回転ヘッドを用いたビデオテープレコーダ等、回
転体の速度制御及び位相制御が重要視されている。

従来、回転体の制御などに用いられてきたディジタル位
相制御系の構成を第５図に示す。第５図において、ドラ
ムモータ１の回転は、ドラムモータ１に設けられた回転
検出器２により検出される。

回転検出器２は周波数発電機およびパルスジェネレータ
を含み、回転速度に応じた周期を有するＦＣパルスがド
ラムモータ１の１回転につき例えば１６バルス得られる
ように構成されている。分周回路３は、ＦＣパルスをド
ラムモータ１が１回転する間に生じるＦＣ信号のパルス
数（例えば１６）だけ分周し、ドラムモータ１の回転位
相に応じた位相信号（以下ＰＣ信号と称す）が、ドラム
モータ１の１回転に１個の割合で得られる。速度制御信
号生成手段４において、速度誤差検出ゲイン補正、フィ
ルタリング等を行いディジタル速度制御データＶＤを算
出する。

一方、位相制御信号生成手段５において、位相誤差検出
、ゲイン補正及びフィルタリング等を行い、位相制御デ
ータＰＤを算出する。乗算器６において速度制御データ
ＶＤをに１倍したものと乗算器７において位相制御デー
タＰＤをに２倍したものとを加算器８で加算し、Ｄ／Ａ
変換器９でアナログ信号に変換する。Ｄ／Ａ変換器９の
出力をドライブアンプ１０において増幅し、この出力に
よってドラムモータ１は制御される。

ここで、Ｋ１．に２は、速度系と位相系との制御量の比
を示し、一般に系の安定性を確保するためにＫｌ）Ｋ２
として速度制御が位相制御よりも強く働くようムこして
いる。例えばＶＤ、ＰＤを各各８ビット（ａ＝８）　、
Ｄ／Ａ変換器の入力ビツト数ｄを９ビツトとし、Ｋ１＝
Ｉ　　Ｋ２＝２−’＝２４とすると加算器８において実
効されるに１・ＶＤ＋に２・ＰＤの演算では、結果とし
て１３ビツトのデータが算出される。しかし、Ｄ／Ａ変
換器の入力は９ビツトであるので４ビツトの桁落ちが生
しる。このため従来は、前記１３ビツトのデータの内上
位９ビットを有効データとして扱い、下位４ビツトを桁
落ちデータとして切り捨てるか、あるいは切り上げ、あ
るいは四捨五入等の処理を行っている。

この場合、桁落ちデータは位相制御データのみからなる
。つまり、位相制御データＰＤの内、上位４ピントのみ
が位相系の有効ピント（ビット数ｂ）としてドラムモー
タ１の制御情報として用いられ、下位４ビツト（ビット
数Ｃ）は桁落ちデータとして処理される。

また、加算器８の入力ピント数ｅを８ビ、トとすると、
ＫＩ＝１．に２＝２’であるので、ブコソク７でのに２
ＸＰＤの演算の結果位相制御データＰＤは２８〜２４の
データとなる。加算器８において速度制御データＶＤと
桁合わせを行うと、加算器８の入力においてＰＤの下位
４ビツトは桁落ちデータとなる。

発明が解決しようとする課題 しかしながら上記のような構成では、前記桁落ちデータ
に対し切り捨て、切上げ、四捨五入等を行っているため
、ドラムモータ１に与えられる制御信号の精度が悪化し
、ワウ・フラッタが増大する等、悪影響を及ぼす。この
問題を解決するためには、Ｄ／Ａ変換器を速度制御デー
タ用と位相制御データ用に各々設けるか、あるいはＤ／
Ａ変換器９の入力ピント数や加算器８の入カビノド数を
増やせば良いが回路が複雑になったり、Ｄ／Ａ変換での
精度が確保できなかったり、コストアップを招く等の問
題により困難となっている。

本発明は前記課題を解決するもので、桁落ちによる精度
の悪化を防止する手段を提供するものである。

課題を解決するための手段 本発明は前記目的を達成するために、信号源またはＦＧ
信号源と、回転体の回転位相に応じた信号より回転位相
を検出する回転位相検出手段と、前記回転位相検出手段
の出力信号を処理して位相制御信号を得る位相制御信号
生成手段と、前記位相制御信号を所定ピント数の有効成
分と桁落ち成分とに分ける分割手段と、前記桁落ち成分
より補正値を生成する補正手段と、前記信号源を用いて
前記補正値を所定時間内の時系列信号に変換する値変換
手段と、前記時系列信号を時間平均が略前記桁落ち成分
に等しい信号に変換する信号変換手段と、前記信号変換
手段の出力と前記有効成分とを加算する加算手段とを具
備し、前記加算手段の出力を用いて前記回転体の位相制
御を行うことを特徴とするものである。

作用 本発明は上記構成により、位相制御データの桁落ち部分
を前記補正手段、前記値変換手段、前記信号変換手段を
用いて時間平均が桁落ち成分に等しい時系列信号に変換
することにより、Ｄ／Ａ変換器の入力ビツト数や加算器
の入力ビツト数等の制限により生じた桁落ちデータの補
正を簡単に、精度良く行うことができる。

実施例 以下、本発明の一実施例における回転体のディジタル位
相制御装置について図面を参照しながら説明する。

第１図は本発明の一実施例を示したブロック図であり、
第５図に示す構成要素と同一の要素には同一の符号を付
してその説明を省略する。

まず、位相制御信号生成手段５によって生成されたａビ
ットの位相制御データＰＤが分割手段１１に与えられる
。Ｋｌ、に２によって決定される位相系の有効ピント数
をｂとすると、分割手段１１によってＰＤは上位ｂビッ
トの有効成分と、下位ｃ　（＝ａ−ｂ）ビットの桁落ち
成分に分割される。桁落ち成分は補正手段１２により補
正され、値変換手段１４に送られる。値変換手段】４は
端子１３より入力される信号源からの信号またはＦＧ倍
信号用いて、ひとつの補正値を所定時間内（ドラムモー
タｌが１回転する時間内）の時系列信号に変換する。時
系列信号は信号変換手段１５によって時間平均が桁落ち
成分の値と等しい波形に変換され、加算器１６で有効成
分と加算される。

第２図は本発明の一実施例の分割手段１１、補正手段１
２および値変換手段１４をハードウェアで実現したとき
のブロック図である。また第３図はこノドきのデータの
変換方法を示したものである。

ａビット（例えば８ビツト）の位相制御データＰＤは８
ビツトのアンドゲート群２０１の入力に与えられる。ア
ンドゲート群２０１の他方の入力には端子２０２より、
前記位相制御データＰＤの上位ｂビット（例えば上位４
ピント）を取り出すような入力（ＯＦ　ＯＨのピントコ
ードをもつ信号）が加えられている。

さらに、アンドゲート群２０１の出力、つまり前記位相
制御データＰＤの上位ｂビットは、加算器２０３で、位
相制御データＰＤから減算される。

よって、加算器２０３の出力は、前記位相制御データＰ
Ｄの下位ｃ＝ａ−ｂビット（４ビツト）となる。

ドラムモータ１の１回転毎に加算器２０３の出力はカウ
ンタ２０４に読み込まれる。端子１３には信号源の出力
またはＦＧ倍信号加えられており、この信号によりカウ
ンタ２０４はデクリメントする。比較器２０５ではカウ
ンタ２０４の出力が１“以上の値であれば、第Ｃピント
（２’ピノノド）に′１“を出力し、カウンタ２０４の
出力が“０゛以下であれば、°０゛を出力する。つまり
、本実施例では桁落ちデータをＰＷＭ波に変換したこと
になる。また、カウンタ２０４と比較器２０５により、
補正手段と値変換手段と信号変換手段とを実現している
。

アンドゲート群２０１の出力と比較器２０５の出力は、
加算器１６により加算され、乗算器７を通り加算器８に
入力される。

例えば、速度制御データＶＤ、位相制御データＰＤを各
々８ビツト（ａ＝８）、Ｄ／Ａ変換器の入カビノド数ｄ
を９ビツトとし、Ｋ１＝１．に２＝２−４とすると、位
相系の有効成分のビット数す−４、桁落ち成分のビット
数ｃ＝４となる。従来の位相制御装置では４ビツトの桁
落ちが生じるが、本発明を用いればドラムモータ１が１
回転するときに生じるＦＣ信号のパルス数または信号源
からの信号のパルス数を１６個としておけば、所定時間
（ドラムモータ１が１回転する間）での位相制御データ
の桁落ちはなくなる。つまり、ドラムモータ１が１回転
する間に信号源またはＦＧから生成されるパルス数ＰＮ
と桁落ちビット数Ｃとの間にＰＮ＝２’の関係が成り立
つようにＰＮを決定すれば良い。

今、ＰＤ＝（１１００１０１０：ｌ、ＰＮ＝１６、信号
源からの信号またはＦＣ信号の周期をＴＰとする。端子
２０２から［１１１１００００１の信号が入力されると
すると、アンドゲート群２０１の出力は［１１００００
００１、力Ｕ算器２０３の出力（補正値）は［００００
１０１０］となる。

この出力はドラムモータ１の１回転毎にカウンタ２０４
に入力される。カウンタ２０４は端子１３からの信号に
よりデクリメントする。端子１３から入力される信号に
同期した時刻Ｔでカウンタ２０４に読み込まれたデータ
［００００１０１０１は時刻Ｔ＋ＴＰでデクリメントさ
れ、 ［００００１，００工］となる。同様にして、時刻Ｔ＋
１５ＸＴＰまでデクリメントが行われ、時刻Ｔ＋１６Ｘ
ＴＰで新しくプリセットが行われる。

つまり補正値が時系列信号に変換されたのである。

比較器２０５はカウンタ２０４の値が“１゛以上である
場合にのみ ［０００１００００］を出力する。この結果、比較器２
０７の出力は時刻Ｔから時刻Ｔ＋１０ＸＴＰまで［００
０１００００］が出力され、時刻Ｔ＋１０ＸＴＰから時
刻Ｔ＋１６ＸＴＰまで（００００００００）が出力され
る。つまり、ＰＷＭ波に変換されドラムモータ１が１回
転する間での時間平均値は桁落ち成分の値と等しくなる
。

第３図はこのときのデータの変換方法を示したものであ
る１例えば、速度制御データＶＤ９位相制御データＰＤ
を各々８ビツト（ａ−８）、Ｄ／Ａ変換器の入カビノド
数ｄを９ビツトとし、Ｋ１＝ＩＫ２＝２４とすると、位
相系の有効成分のビット数ｂ＝４、桁落ち成分のビット
数ｃ＝４となる。

よって、第３図（ａ）に示したＰＤは（ｂ）の有効成分
（上位ｂビット）と（Ｃ）の桁落ち成分（下位Ｃピント
）とに分けられる。（Ｃ）の桁落ち成分は値変換手段１
４と信号変換手段１５により、例えば（ｄ）に示した２
４ビツトのみからなる時系列信号に変換される。（ｅ）
は加算器１６の出力であり（Ｃ１ｌと（ｄ）との和であ
る。この出力は乗算器７によってに２倍（本実施例にお
いては２４倍）され、（ｆ）のようになる。

本来はこのときに桁落ちが生しるのであるが、これを前
もって値変換手段１４、信号変換手段１５で補正したも
のである。（ｇ）は乗算器６の出力、ＶＤＸＫ　１を示
している。（ｆ）と（ｇ）とが加算器８によって加算さ
れ、（ｈ）のような９ピントのデータとなる。

第４図は乗算器６１乗算器７１分割手段１１゜補正手段
１２．値変換手段１４．信号変換手段１５、加算手段１
６および加算手段８をソフトウェアで実現したときのフ
ローチャートである。

処理４０１では位相誤差データを算出するタイミングか
どうか、つまりドラムモータ１が１回転したかどうかを
判定し、そのタイミングでなければ処理４０２．処理４
０３をスキップし処理４０４に移行する。位相制御デー
タを算出するタイミングの時には処理４０２において、
位相制御信号生成手段５より得た位相制御データＰＤの
上位ｂビットを取り出しメモリＣ８に格納し、さらにＰ
Ｄの下位Ｃビットを取り出しメモリＬＰに格納する。処
理４０３ではメモリＣ３の値をに２＝２−ｃで乗算しメ
モリＣ５に格納する。ここで、乗算器に相当する処理が
行われるのであるが、桁落ち成分に対してはこの処理を
行わない、つまり、乗算をしないことにより等測的に桁
落ち成分は１／に２倍（１６倍）されたことになり、こ
れを補正値（ＬＰ）として用いている。処理４０４にお
いてＬＰの値によって分岐し、ＬＰが°１′より大きい
ときは処理４０５において、メモリＣ５Ｏ値に補正デー
タ　１′を加算したものとＫＩＸＶＤとの和をメモリＬ
Ｇに格納し処理４０７に移行する。ＬＰカ月よりも小さ
いときは処理４０６において、メモリＣ５の値とＫＩＸ
ＶＤとの和をメモＩＪＬＧに格納し処理４０７に移行す
る。つまり、補正データ゛０°を加算したのである。処
理４０７ではメモリＬＰの値から“１゛を減算する。

処理４０８で、メモリＣ５Ｏ値をＤ／Ａ変換器９に送る
。この一連の処理は端子１３に信号源からの信号または
ＦＣ信号が到来する毎に実行される。

よって、補正値を時系列信号に変換し、さらにドラムモ
ータ１が１回転する間での時間平均が桁落ち成分の値と
等しくなるようにしている。

例えば、速度制御データＶＤ、位相制御データＰＤを各
々８ビツト、Ｄ／Ａ変換器の入カビノド数を９とし、Ｋ
１＝１．に２＝２４とすると、従来の位相制御装置では
４ビツトの桁落ちが生しるが、本発明を用いれば、ドラ
ムモータ１が１回転する間に信号源またはＦＧが生成す
るパルス数ＰＮを１６（−２′）個とすることにより、
第１図に示した分割手段１１．補正手段１２．値変換手
段１４．信号変換手段１５を用いて、ドラムモータ１が
１回転する間での位相制御データの桁落ちはなくなる。

以上のように本実施例に係る回転体のディジタル位相制
御装置によれば、分割手段、補正手段２分割手段および
信号変換手段を位相制御系に用いることにより、位相制
御データの桁落ち成分を時間平均が桁落ち成分に等しい
時系列信号に変換し、Ｄ／Ａ変換器の入力ピント数や加
算器の入カビノド数等の制限により生した桁落ちデータ
の補正を簡単に、精度良く行うことができる。

また、本発明の一実施例で示した方法ではドラムモータ
１が１回転する間で、ＰＷＭ波に変換さた補正データが
“１°から“０“への変化は１度のみであるが、この変
化を複数回行うことにより、Ｄ／Ａ変換時の桁落ち成分
をより良く補正することができる。

また、ＰＮ＝２ｃの関係が成立しないときでも、ＰＮ＞
２°を満たすＰＮを用いて、所定時間内での時間平均が
位相制御データの値と等しくなるように桁落ちデータを
時間平均が桁落ちデータに等しい所定時間内の時系列信
号に変換することは容易である。さらに、ＰＮ＜２’の
場合は桁落ちデータの全ビットを所定時間内で時系列信
号に変換することは困難であるが、例えば、ＰＮ＝２２
であれば桁落ちデータの上位２ピントを本発明を用いて
時間平均が桁落ちデータの上位２ビツトに等しい所定時
間内の時系列信号に変換することが可能である。

また、乗算器６１乗算器７は各々速度制御信号生成手段
４１位相制御信号生成手段５に包含することも可能であ
り、この場合にも本発明を容易に適用できる。

なお、本発明は上記実施例に限定されるものではな（、
本発明の主旨に基づいて種々の変形が可能であり、これ
らを本発明から排除するものではない。

発明の効果 以上のように本発明は、回転体の回転位相に応じた信号
より回転位相を検出する回転位相検出手段と、回転位相
検出手段の出力信号を処理して位相制御信号を得る位相
制御信号生成手段と、位相制御信号を所定ビット数の有
効成分と桁落ち成分とに分ける分割手段と、桁落ち成分
より補正値を生成する補正手段と、信号源または回転体
の回転速度検知手段を用いて前記補正値を所定時間内の
時系列信号に変換する値変換手段と、時系列信号を時間
平均が略前記桁落ち成分に等しい信号に変換する信号変
換手段と、前記変換手段の出力と前記有効成分とを加算
する加算手段とを具備し、この加算手段の出力を用いて
回転体の位相制御を行うので、ディジタル位相処理系に
おいて生じる桁落ちデータを回転体が１回転する時間内
の時系列信号に変換することにより、１回転する時間内
での平均値がビットｉちのないデータに略等しい値を出
力することができ、位相制御系の制御精度を劣化させる
ことなく回転体の位相制御を実現することができる。こ
のため、ワウフラッタを低減することができる等優れた
制御性能を得ることができ、その効果は大なるものがあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例における分割手段、補正手段２分割手
段を示すブロック図、第３図はデータの変換方法の説明
図、第４図は本発明の他の実施例の動作を示すフローチ
ャート、第５図は従来の制？１１ｓ置のブロック図であ
る。 ■・・・・・・ドラムモータ、２・・・・・・回転速度
検出器、３・・・・・・分周回路、５・・・・・・位相
制御信号生成手段、７・・・・・・乗算器、１１・・・
・・・分割手段、１２・・・・・・補正手段、１３・・
・・・・信号源またはＦＣ信号入力端子、１４・・・・
・・値変換手段、１５・・・・・・信号変換手段、１６
・・・・・・加算手段。 代理人の氏名　弁理士　粟野重孝　はか１名第 図 、ｌ　　、ｌ　　２Ｃ１２り１，１，１２２：　　２’
：　　２０第 図

Claims (2)

【特許請求の範囲】
1. （１）信号源と、回転体の回転位相に応じた信号より回
   転位相を検出する回転位相検出手段と、前記回転位相検
   出手段の出力信号に基づき位相制御信号を得る位相制御
   信号生成手段と、前記位相制御信号を所定ビット数の有
   効成分と桁落ち成分とに分ける分割手段と、前記桁落ち
   成分より補正値を算出する補正手段と、前記信号源を用
   いて前記補正値を所定時間内の時系列信号に変換する値
   変換手段と、前記時系列信号を時間平均が略前記桁落ち
   成分に等しい信号に変換する信号変換手段と、前記信号
   変換手段の出力と前記有効成分とを加算する加算手段と
   を具備し、前記加算手段の出力を用いて前記回転体の位
   相制御を行うことを特徴とする回転体のディジタル位相
   制御装置。
2. （２）回転体の回転速度に応じた信号を生成する回転速
   度検出手段を備え、信号源として前記回転速度検出手段
   の出力を用いることを特徴とする請求項（１）記載の回
   転体のディジタル位相制御装置。