JPH0458070B2

JPH0458070B2 -

Info

Publication number: JPH0458070B2
Application number: JP57113320A
Authority: JP
Inventors: Fumyasu Hirose
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-06-30
Filing date: 1982-06-30
Publication date: 1992-09-16
Also published as: JPS593652A

Description

【発明の詳細な説明】 (1) 発明の技術分野本発明はハード論理シミユレータ装置、特に多
数のゲートの組合せからなる論理装置の動作のシ
ミユレートを専用のハードウエアによつて処理す
ることを可能としたハード論理シミユレータ装置
に関するものである。

(2) 背景と問題点例えばLSIなどの多数のゲートを有する新たな
論理装置を設計した場合には、その設計された論
理装置が正常に動作するがどうか、また所望の機
能を有しているかどうかなどのチエツクのため
に、実際に製造する前にコンピユータ上でその論
理装置の動作をシミユレート（模擬）することが
行われている。従来、この論理シミユレーシヨン
は、ソフトウエアによるプログラムによつて、各
ゲートに対する入力の変化（以下、イベントとい
う）により、ゲートの出力の信号線（以下、ネツ
トという）の状態がどう変化するかを、順次演算
し、求めていくようにして行われていた。しか
し、汎用のコンピユータを用いてソフトウエアで
処理していく場合、各ネツトの状態変化を並列的
に処理して求めることはできず、遂次、命令をフ
エツチしては１命令ずつ実行して処理するように
されるため、シミユレートに非常に長い処理時間
を要するという問題があつた。特に、近年のよう
に論理装置の多機能化、集積化が進んでくると、
上記処理時間の問題は顕著になつてきている。

(3) 発明の目的本発明は上記問題点の解決を図り、論理シミユ
レータの専用マシンのアーキテクチヤを提供し、
論理シミユレーシヨンに要する処理時間を大幅に
向上させることを目的としている。

(4) 発明の構成上記目的達成のため、本発明はシミユレートさ
れる論理装置の各ゲートの入出力の状態変化など
を記憶する各種メモリへのアクセスを並列化し、
処理のパイプライン化を施すことに着目したもの
で、本発明のハード論理シミユレータ装置は、多
数のゲートの組合せからなる論理装置の動作をシ
ミユレートする装置において、少なくともイベン
ト・ネツトとそのネツトの新しい状態とが登録さ
れるニユー・イベント・メモリと、上記各ゲート
対応にそのゲートの出力状態が記憶されるニユ
ー・ステータス・メモリと、上記各ゲート対応に
フアンアウトのゲート・アドレスが格納されてい
るフアンアウト・メモリと、上記ニユー・ステー
タス・メモリの上記各ゲート毎にそのゲートへの
入力状態が格納されるインプツト・ベクタ・メモ
リと、シミユレーシヨンの対象とされるゲートの
種類毎に、そのゲートに対する各入力値に応じた
論理演算に係る出力状態値が定義されている辞書
メモリと、該辞書メモリにおける各ゲートの種類
に応じた出力状態値が定義されている位置のアド
レス情報であつて、上記インプツト・ベクタ・メ
モリの内容とあわせて上記辞書メモリの参照に使
用されるアドレス情報が、上記ニユー・ステータ
ス・、メモリにおけるゲートの並びに対応して格
納されている辞書アドレス・メモリとをそなえ、
上記各メモリは並列的にアクセス可能に構成され
るとともに、上記ニユー・イベント・メモリの内
容にもとづいて上記ニユー・ステータス・メモリ
および上記フアンアウト・メモリの参照がなさ
れ、上記インプツト・ベクタ・メモリの内容が上
記ニユー・ステータス・メモリおよび上記フアン
アウト・メモリの情報によつて更新されるよう構
成され、上記インプツト・ベクタ・メモリおよび
対応する上記辞書アドレス・メモリの内容によつ
て決定される上記辞書メモリの内容が、新たなゲ
ート出力となるようにしてシミユレートするよう
に構成されたことを特徴としている。以下図面を
参照しつつ実施例にもとづいて説明する。

(5) 発明の実施例第１図は本発明の一実施例の論理データ構造説
明図、第２図および第３図は第１図図示データ構
造を説明するための図、第４図は本発明の一実施
例構成ブロツク図、第５図ないし第８図は本発明
の一実施例動作説明図を示す。

図中、１はニユー・イベント・メモリ
（NEM）２および３はレジスタ、４はニユー・
ステータス・メモリ（NSM）、５はインプツト・
ベクタ・メモリ（IVM）、６はノツト・メモリ
（NOT）７は辞書アドレス・メモリ（BEA）、８
は加算器、９は辞書メモリ（EVM）、１０はフア
ンアウト・ポインタ・メモリ（FOP）、１１はフ
アンアウト・メモリ（FOM）、１２はイベント・
ゲート・バツフア（EGB）、１３および１４はレ
ジスタを表わす。第２図および第３図中、１６お
よび１７はゲートを表わす。また第４図中、２０
ないし３２はレジスタ、３３ないし３４は排他的
論理和（EOR）回路を表わす。

第１図において、NEM１，NSM４，IVM５，
NOT６，BEA７，EVM９，FOP１０，FOM１
１などの各メモリは、例えばランダム・アクセ
ス・メモリ（RAM）で構成される。

NEM１は、イベント・ネツトすなわち状態変
化があつた信号線に関するゲート情報とその新し
い状態情報とが対応づけられて登録されるメモリ
である。例えば、ゲート数が最大4096個まで処理
可能であるとすると、イベント・ネツトのエリア
は12ビツトを単位として最大イベント数（例えば
1024個）分用意される。各ネツトの状態は「０」
（Ｌレベル）の状態、「１」（Ｈレベル）の状態、
「Ｘ」（「１」か「０」か定まらない）状態、また
は「Ｚ」（ハイ・インピーダンス）の状態のいず
れかをとるので、各々２ビツトで表わされる。現
在アクテイブなイベント・ネツトの先頭アドレス
（Nhead）は、レジスタ２によつて示され、最終
アドレス（Ntail）は、レジスタ３によつて示さ
れる。

NSM４は、シミユレーシヨンの対象となつて
いる論理装置の全ゲートの状態を記憶し保持する
メモリである。任意に付与されたゲート番号の順
に２ビツトずつ割当てられ、各ゲートの出力状態
を示す。IVM５は、NSM４に示される各ゲート
に対応して、その各ゲートへの入力状態が格納さ
れるメモリである。各ゲートへの入力が７入力ま
で可能であるとすると、各々14（＝７×２）ビツ
ト用意される。

NOT６は、後に説明するEVM９を半分に節約
するために、各ゲート対応に１ビツトずつ設けら
れるメモリである。例えば、第３図イ図示のゲー
ト１７の入力と第３図ロ図示のゲート１７′の入
力とが同じであれば、それらの出力は必ず反転し
た関係にあるような場合、すなわち例えばAND
ゲートとNANDゲートのような関係にある場合
に、一方の出力状態値のみをEVM９に定義して
おくためのものである。NOT６の値が「０」で
ある場合にはEVM９の内容はそのまま利用され、
NOT６の値が「１」である場合には、EVM９の
内容は反転して利用される。

BEA７は、各ゲート毎にそのゲートの属性に
よつて定まるアドレス値が格納されているメモリ
であつて、そのアドレス値はEVM９についての
そのゲートのすべての出力状態値が格納されてい
る領域の先頭アドレスを示す。

EVM９は、ゲートの属性毎に各ゲートへの入
力によつて定まる出力状態を定義したメモリであ
つて、各ゲートに対応するBEA７の内容とIVM
５の内容とが、加算器８によつて加算され、その
出力結果によつて求まるアドレスによつて参照さ
れるようになつているものである。

FOP１０は、NSM４の各ゲートに対応してそ
のゲートの出力先のゲート情報が格納された
FOM１１内のアドレスを保持してポイントする
メモリである。FOM１１は、FOP１０によつて
参照される。FOM１１には、各ゲート毎にその
ゲートのフアンアウトとなるゲートについてのゲ
ート・アドレス、すなわちNSM４におけるゲー
ト番号と、出力が出力先ゲートのどの入力端子に
入力されるかの入力番号情報とが格納されてい
る。この入力番号情報は、IVM５のビツト位置
に対応しているものである。各ゲートのフアンア
ウトの平均値が例えば「３」であるとすると、ゲ
ート数の３倍のエントリが設けられ、12288個
（＝4096×３）のエントリが用意される。１個の
ゲートについてのフアンアウトの終りは、各エン
トリの先頭１ビツトのチエツク・ビツトによつて
示される。このビツトが「１」である場合には、
終りを示す。例えば、第２図図示の如きゲート接
続がなされている場合、ゲート１６のフアンアウ
トは４であり、その出力先のゲート・アドレス
は、FOP１０からポイントされるFOM１１によ
つて認知できるようにされる。例えば３番目に出
力ゲート１７Ｃについてみると、ゲート１６の出
力はゲート１７Ｃの第２番目の入力端子に入力さ
れることがFOM１１によつてわかる。EGB１２
は、FOM１１が第１の処理フエーズで参照され
た場合に、処理の対象となつたゲート情報を
FOM１１からコピーして、第２の処理フエーズ
で用いるために記憶するメモリである。記憶され
た有効なゲート・アドレスの先頭および最終の位
置は、それぞれレジスタ１３およびレジスタ１４
によつて示される。

さて、論理シミユレーシヨンの計算手順につい
て、簡単に説明する。本論理シミユレータは、イ
ベント法というアルゴリズムを採用し、遅延モデ
ルについては、ゲートの入力に発生したイベント
（信号の変化）が出力に伝わるのに１単位時間を
要するという単位遅延を採用している。

論理シミユレータが行うべきことは、 (1) ある時刻における信号線の状態変化（イベン
ト）をNEM１より取り出し（以下、処理(1)と
いう）、 (2) その信号線の状態を保持しているNSM４の
内容を新しい状態に更新すること（以下、処理
(2)という）。

(3) その変化を入力として持つゲート（変化した
先にあるゲートを、FOP１０とFOM１１を用
いて取り出し（以下、処理(3)という）、 (4) ゲートの入力値を保持するIVM５の内容を
更新して新しい入力値とし、そのゲートを一旦
EGB１２のバツフアに格納して溜めること
（以下、処理(4)という）。

(5) 入力に発生した信号線の状態変化が出力に伝
播するかどうかの判定をするために、EGB１
２からそのようなゲートを読み出し、IVM５
の新入力値、NOT６の出力値反転情報、EVM
９の真理値表、BEA７の真理値表へのアクセ
スのオフセツト情報を用いて行い（以下、処理
(5)という）、 (6) もし、変化が起きるならば、それを次時刻の
新しいイベントとしてNEM１に登録すること
（以下、処理(6)という）である。

全体のブロツク構成は第４図図示の如くにな
る。第４図において、シミユレーシヨンの開始
は、まずNEM１のイベント・ネツトをポイント
するレジスタ２およびレジスタ３の内容による
NEM１の参照によつて行われる。NEM１に格
納されたイベント・ネツトおよびそのネツトに与
えられた状態値は、それぞれレジスタ２０および
レジスタ２１に読み出される。レジスタ２０の内
容によつてFOP１０が参照されるとともに、
NSM４がアクセスされ、その対応するゲートの
出力状態として、レジスタ２１の内容がNSM４
に設定される。

ここで、第４図に示すNEM１、レジスタ
Nhead２、Ntail１３は、それぞれ第１図に示す
NEM１、Nhead２、Ntail３に対応している。
前述したように、NEM１は、状態変化があつた
信号線に関するゲート情報とその新しい状態情報
を保持しており、保持している範囲は、NEM１
にアドレスを与えるレジスタNhead２からNtail
３と示されている。

この範囲にあるデータが読み出されて、ゲート
情報（イベント・ネツト）がレジスタenet２０
に、新状態値がレジスタnews２１に順次設定さ
れる。この処理が、論理シミユレータが行うべき
こととして前述した処理(1)である。

このenet２０の値をアドレスとして、NSM４
にnews２１の内容を書き込むことにより、前述
の処理(2)を実行する。

また、enet２０の値は、FOP１０に対するア
ドレスともなつており、前述の処理(3)が開始され
る。

FOP１０の内容が「０」であるときには、フ
アンアウトはないことを示すが、通常はいくつか
のフアンアウトが存在するので、その内容はレジ
スタ２２に読み出されて、FOM１１が参照され
る。FOM１１の内容であるチエツク・ビツトは
レジスタ２３に、入力番号はレジスタ２４に、ゲ
ート・アドレスはレジスタ２５にセツトされるこ
とになる。レジスタ２５にセツトされたゲート情
報は、後のアクセスのために、レジスタ１４の内
容に「１」を加算した後の値が指すEGB１２の
アドレス位置に記憶される。一方、レジスタ２５
の内容によつて、その内容が示すゲートについて
のIVM５に、レジスタ２４の入力番号にもとづ
いて、レジスタ２１の状態情報がセツトされる。
このときレジスタ２３の内容すなわちチエツク・
ビツトが０であれば、レジスタ２２に「１」加算
され、同様にFOM１１が参照され、チエツク・
ビツトが「１」になつて、すべてのフアンアウト
の処理が終了するまでの処理が繰返される。な
お、レジスタ２３のチエツク・ビツトが１になつ
た段階で、次のイベント・ネツトの処理が開始さ
れ、同様に並列処理によつて処理される。

「ここで、第４図に示すFOP１０とFOM１１
は、それぞれ、第１図に示すFOP１０とFOM１
１に対応している。これらは、第１図に従つて説
明したような内容を保持しているので、第４図を
用いてここで説明した動作により前述の処理(3)を
実行する。

同様に、第４図に示すIVM５、EGB１２、
ehead１３、etail１４は第１図に示す同名のもの
に対応している。EGB１２に格納されているデ
ータの有効範囲は、EGB１２にアドレスを与え
るehead１３からetail１４と示されている。IVM
５とEGB１２に対して、前述の処理(4)が実行さ
れる。また、前述の処理(5)と処理(6)についても、
次のように実行される。

EGB１２に記憶された」。ゲート・アドレスが
先頭を示すように初期設定されたレジスタ１３か
らのポイントによつて順次レジスタ２５に読み出
される。レジスタ２５の内容によつてIVM５の
内容がレジスタ２７に読み出され、また対応する
BEA７の内容がレジスタ２６に読み出される。
また、レジスタ２５によつて対応するNSM４の
内容がレジスタ２９に読み出されるとともに、レ
ジスタ２５の内容はレジスタ３２−１に転送され
る。

次にレジスタ２６とレジスタ２７の内容とが、
加算器８によつて加算され、結果がレジスタ２８
にセツトされる。そのときに、レジスタ３２−１
の内容はレジスタ３２−２に転送される。レジス
タ３２−１ないしレジスタ３２−５は、並列処理
の同期をとるためのものである。以下各タイミン
グ毎に内容が順次レジスタ３２−２からレジスタ
３２−５まで転送されることになる。

レジスタ２８の内容によつてEVM９が参照さ
れ、現在処理対象のゲートの新たな出力状態が決
定される。なお、NOT６が「１」を示していれ
ば、EOR回路３４によつて結果が反転するよう
にされ、結果はレジスタ２１に設定される。次に
レジスタ２１とレジスタ２９の内容がEOR回路
３３によつて比較される。すなわち、NSM４の
ゲート出力に変化があつたかどうか比較され、結
果がレジスタ３０に格納される。一方、レジスタ
２１に内容はレジスタ３１−１へ、レジスタ３２
−３の内容はレジスタ３２−４へ転送される。レ
ジスタ３０の内容が０でない場合、すなわちゲー
トの出力に変化があつた場合には、レジスタ３の
内容に「１」加算するとともに、レジスタ３２−
４の内容をレジスタ３２−５へ、またレジスタ３
１−１の内容をレジスタ３１−２へ転送する。そ
して、レジスタ３の示すNEM１の位置にレジス
タ３２−５の内容とレジスタ３１−２の内容とを
書き込む。すなわち、新しいイベント・ネツトと
その状態とがNEM１に登録されたことになる。

同様にEGB１２に記憶されたゲートについて
の処理を繰返す。さらにNEM１に新たに登録さ
れたイベント・ネツトについても同様に処理を繰
返せば、設計した論理装置が正しく動作している
かどうかNEM１の内容によつて容易に判別でき
ることとなる。

次に第５図を参照して、サイクル・タイムとの
関係において、第１のフエーズについての動作を
説明する。

(o) 初期設定としてサイクル０○では、レジスタ２
およびレジスタ１４に「−１」を設定する。

（）サイクルでレジスタ２に「１」加算す
る。この動作は、レジスタ２３の内容が「０」
から「１」になるときに開始される。

（）サイクルにおいて、レジスタ２の内容
で示されるNEM１のイベント・ネツトおよび
その状態がレジスタ２０および２１に読み出さ
れる。なお、レジスタ３には予めイベント・ネ
ツトの最終位置が格納されており、該処理はレ
ジスタ２とレジスタ３との値が一致していない
ときに行われる。

（）サイクルにおいて、レジスタ２０によ
つてFOP１０が参照されFOM１１のアドレス
がレジスタ２２に読み出される。また、NSM
４の処理対象のゲートの位置にレジスタ２１の
新しい状態情報が書き込まれる。レジスタ２３
は「０」に設定される。

（）次のサイクルでは、レジスタ２２の内
容が「０」でないときにFOM１１へのアクセ
スが行われ、レジスタ２３，２４および２５に
対応する情報が読み出される。レジスタ１４に
は「１」加算される。

（）サイクルにおいては、レジスタ２５の
示すIVM５の位置にレジスタ２１の内容が書
き込まれる。なお、レジスタ２４の出力はチツ
プ・セレクト信号として用いられ、入力端子の
位置を決定する。レジスタ１４の示すEGB１
２の位置へレジスタ２５の内容が記憶される。
レジスタ２３の値が「０」であれば、レジスタ
２２に「１」加算される。

上記処理（）および処理（）は、レジスタ
２３の内容が「１」に変化するまで繰返される。
なお、レジスタ２３の内容が「１」に変化する
と、処理（）が開始され、次のイベント・ネツ
トについての処理が並列的に行われるようにされ
る。すなわち、第６図図示の如く、サイクル，
の処理は、フアンアウトの数だけ繰返され、最
終のものについては、サイクル，の処理と並
列的に処理され、処理時間の短縮が行われる。

次に第７図によつて、第２のフエーズについて
説明する。

（）サイクルにおいて、レジスタ３および
レジスタ１３に「−１」を設定する。

（）サイクルでレジスタ１３に「１」加算
する。

（）次のサイクルでレジスタ１３とレジス
タ１４との値が一致していないことを条件とし
て、レジスタ１３の値をもとにEGB１２の内
容がレジスタ２５に読み出される。レジスタ１
３の内容には「１」加算される。

（）サイクルにおいて、レジスタ２５の内
容をもとに、IVM５およびBEA７の内容がそ
れぞれレジスタ２７およびレジスタ２６に読み
出される。また、NSM４の前の状態情報が、
レジスタ２９に退避される。レジスタ２５の内
容は、レジスタ３２−１へ転送される。

（）サイクルにおいて、レジスタ２７およ
びレジスタ２６の加算が加算器８によつて行わ
れ、EVM９へのアドレスがレジスタ２８に格
納される。レジスタ３２−１の内容はレジスタ
３２−２へ転送される。

（xi）サイクルにおいて、EVM９が参照さ
れ、新しい出力状態情報がレジスタ２１に設定
される。レジスタ３２−２の内容はレジスタ３
２−３へシフトされる。

（xii）サイクルでは、レジスタ２１とレジス
タ２９との内容が、EOR回路３３で比較され、
結果がレジスタ３０にセツトされる。レジスタ
２１の内容はレジスタ３１−１へ、レジスタ３
２−３の内容はレジスタ３２−４へシフトされ
る。

（）サイクルにおいて、レジスタ３０の
値が「０」でないときに、レジスタ３の内容が
「１」カウント・アツプされ、レジスタ３２−
４の内容はレジスタ３２−５へ、レジスタ３１
−１の内容はレジスタ３１−２へシフトされ
る。

（）サイクルにおいて、レジスタ３の示
すNEM１の位置へレジスタ３２−５およびレ
ジスタ３１−２の内容が格納される。

EGB１２に記憶された次のイベントの処理は
第８図図示の如く、最初のイベントがサイクル
に入つた段階で、処理（）から並列して処理す
るようにされ、EGB１２に記憶されたすべての
イベントについての処理が完了するまで、処理
（）から処理（）までの処理が繰返される。
特に、第２のフエーズにおいては、並列処理の多
重度が大きく従来ソフトウエアで直列的に処理し
ていた場合に比べて極めて高速に処理できること
となる。

「次に、第９図ないし第１１図に従つて、具体
的な回路についてのシミユレーシヨンの例を説明
する。

例えば、第９図に示すような論理回路の動作を
シミユレーシヨンするものとする。第９図におい
て、ｇ１〜ｇ７はゲートであつて、特にｇ１〜ｇ
３はバツフア（BUF）、ｇ４はインバータ
（INV）、ｇ５，ｇ６はアンドゲート（AND）、
ｇ７はオアゲート（OR）である。

EVM９には、あらかじめ第１０図に示すよう
な情報が格納されている。

すなわち、インバータ、アンド、オア等といつ
たゲートの種類毎に、その真理値表が格納されて
いる。この例では、インバータについては、
EVM９の200番地から、アンドについては、
EVM９の300番地から格納されている。

入力および出力の各状態値は、各々２ビツトで
表され、「０」（Ｌレベル）は“00”、「１」（Ｈレ
ベル）は“11”、「Ｘ」（未定値）は“01”、「Ｚ」
（ハイ・インピーダンス）は“10”で表される。

例えば、インバータの場合、真理値表は第１０
図のロに示すように、入力が０に対して、出力が
１、入力が１に対して出力が０、入力がＸおよび
Ｚに対して出力がＸとなるので、EVM９におけ
るインバータの真理値表格納部には、入力値に応
じて、１，Ｘ，Ｘ，０が出力の状態値として格納
される。

第９図に示す各ゲートｇ１〜ｇ７のフアン・ア
ウトに関する情報は、第１１図のイに示すよう
に、FOP１０とFOM１１によつて管理される。
ゲートｇ１の出力先は、ｇ５の第０番の入力端子
と、ｇ４の第０番の入力端子である。チエツク・
ビツト（Check Bit）は、「１」が各ゲート毎に
フアン・アウトの終りを示す。ｇ２の出力先は、
ｇ５の第１番の入力端子である。他も同様にフア
ン・アウト情報が設定されている。

今、ゲートｇ１，ｇ２，ｇ３の出力値が、そ
れぞれ０，０，１であるときに、ｇ１にイベン
ト（０→１）が発生した状態を考える。

NEM１には、第１１図のロに示すように、
ｇ１が１になつたと記入されている。

第１１図のニに示すように、NSM４のアド
レスｇ１で示されるエントリー部分を、０から
１にアツプデートする。

同時に、ｇ１のイベントによつてFOP１０
とFOM１１を経由し、EGB１２には、第１１
図のハに示すように、ｇ１のフアン・アウト・
ゲートであるｇ５とｇ４が格納される。

また、IVM５におけるｇ５とｇ４の入力ベ
クトルの値が、それぞれ00→10，０→１に変更
される。

この処理が終わると、EGB１２からｇ５と
ｇ４の情報が読み出される。例えば、ｇ４に対
する処理では、BEA７として、インバータ
（INV）の真理値表の格納してある開始アドレ
ス200を読み出す。IVM５からは、新しい値
「１（２ビツトの状態表示では“11”）」を読み出
す。これらの値から、参照すべきEVM９のア
ドレスは、200＋（信号値１を表す値）＝200＋３
（“11”のこと）＝203番地となる。ここをアクセ
スすると、入力「１」に対する出力「０」を得
る。一方、ｇ４の古い値「１」がNSM４に書
かれているため、イベントの発生を認識する。

ｇ４が「０」になつたというイベントが
NEM１に書き込まれ、これに対するシミユレ
ーシヨンが続けられる。

以上にように、シミユレーシヨンが実行される
ことになる。」。

(6) 発明の効果以上説明した如く本発明によれば、論理シミユ
レーシヨンを専用マシンによつて極めて高速に実
行し、処理することが可能になる。論理シミユレ
ーシヨンにおいては、処理の95％以上はRAMア
クセスに費され、処理スピードは素子スピードと
処理の並列性に依存することとなる。RAMアク
セス時間をやや低速な200ナノ秒として計算する
と以下の通りとなる。

イベントの数をｅ、平均フアンアウトの数をｆ
とする。第６図図示の如く、第１のフエーズにお
いては、最終フアンアウトのサイクル，と、
次のゲートのサイクル，とが並列的に処理可
能であるので、処理時間T₁は次の通りになる。

T₁＝１＋（５＋（ｆ−１）×２−２）ｅ＋２＝ｅ
（ｆ＋１）＋３また、第２のフエーズにおいては、第８図図示
の如く、サイクル〜とサイクル〜とが、
並列に処理されることとなるので、処理時間T₂
は、次のようになる。

T₂＝3ef＋５従つて全体の処理時間Ｔは、Ｔ＝T₁＋T₂＝ｅ（ｆ＋１）＋３＋3ef＋５＝ｅ（4f＋１）＋８となる。

１イベントについての処理時間は、Ｔ／ｅ＝4f＋１＋８／ｅ≒4f＋１となり、平均フアンアウトの数ｆを３，RAMア
クセス・スピードを200ナノ秒とすると、１イベ
ントを処理するのに、約2.6マイクロ秒かかるこ
とになる。これは、例えば大型の汎用コンピユー
タによつて、ソフトウエアで処理する場合の10倍
の性能に相当し、処理の高速化に大きな効果を有
する。

【図面の簡単な説明】

第１図は本発明の一実施例の論理データ構造説
明図、第２図および第３図は第１図図示データ構
造を説明するための図、第４図は本発明の一実施
例構成ブロツク図、第５図ないし第８図は本発明
の一実施例動作説明図を「、第９図はシミユレー
シヨンの動作を説明するための回路例、第１０図
は本発明の実施例に係る辞書メモリ（EVM）の
構成例、第１１図は本発明の実施例による動作状
態説明図を示す。」。図中、１はニユー・イベント・メモリ、４はニ
ユー・ステータス・メモリ、５はインプツト・ベ
クタ・メモリ、７は辞書アドレス・メモリ、８は
加算器、９は辞書メモリ、１１はフアンアウト・
メモリを表わす。

Claims

【特許請求の範囲】１多数のゲートの組合せからなる論理装置の動
作をシミユレートする装置において、少なくともイベント・ネツトとそのネツトの新
しい状態とが登録されるニユー・イベント・メモ
リと、上記各ゲート対応にそのゲートの出力状態が記
憶されるニユー・ステータス・メモリと、上記各ゲート対応にフアンアウトのゲート・ア
ドレスが格納されているフアンアウト・メモリ
と、上記ニユー・ステータス・メモリの上記各ゲー
ト毎にそのゲートへの入力状態が格納されるイン
プツト・ベクタ・メモリと、シミユレーシヨンの対象とされるゲートの種類
毎に、そのゲートに対する各入力値に応じた論理
演算に係る出力状態値が定義されている辞書メモ
リと、該辞書メモリにおける各ゲートの種類に応じた
出力状態値が定義されている位置のアドレス情報
であつて、上記インプツト・ベクタ・メモリの内
容とあわせて上記辞書メモリの参照に使用される
アドレス情報が、上記ニユー・ステータス・メモ
リにおけるゲートの並びに対応して格納されてい
る辞書アドレス・メモリとをそなえ、上記各メモリは並列的にアクセス可能に構成さ
れるとともに、上記ニユー・イベント・メモリの
内容にもとづいて上記ニユー・ステータス・メモ
リおよび上記フアンアウト・メモリの参照がなさ
れ、上記インプツト・ベクタ・メモリの内容が上
記ニユー・ステータス・メモリおよび上記フアン
アウト・メモリの情報によつて更新されるよう構
成され、上記インプツト・ベクタ・メモリおよび対応す
る上記辞書アドレス・メモリの内容によつて決定
される上記辞書メモリの内容が、新たなゲート出
力となるようにしてシミユレートするように構成
されたことを特徴とするハード論理シミユレータ
装置。