JPH0472269B2 - - Google Patents
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- JPH0472269B2 JPH0472269B2 JP58137528A JP13752883A JPH0472269B2 JP H0472269 B2 JPH0472269 B2 JP H0472269B2 JP 58137528 A JP58137528 A JP 58137528A JP 13752883 A JP13752883 A JP 13752883A JP H0472269 B2 JPH0472269 B2 JP H0472269B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置に係り、特に計算機処理
時間の短縮に好適な履歴登録による論理シユミレ
ーシヨン方式に関する。
時間の短縮に好適な履歴登録による論理シユミレ
ーシヨン方式に関する。
情報処理装置の大規模化に伴い、論理シユミレ
ーシヨンに要する計算機の諸理時間も長大となつ
ており、論理シユミレーシヨンの処理速度の向上
が要望されている。
ーシヨンに要する計算機の諸理時間も長大となつ
ており、論理シユミレーシヨンの処理速度の向上
が要望されている。
従来の論理シユミレーシヨン方式による入出力
構成の１例を第１図に示す。同図において、１は
シユミレーシヨン対象論理回路の信号接続状態を
記述したゲート論理フアイル（GLF）であり、
２はシミユレーシヨン入出力条件等の記述したシ
ミユレーシヨンデータフアイル（SDF）である。
これらゲート論理フアイル１、およびシユレーシ
ヨンデータフアイル２に記述された情報を入力と
して論理シミユレーシヨンを実行し、その結果
が、リスト３に出力される。
構成の１例を第１図に示す。同図において、１は
シユミレーシヨン対象論理回路の信号接続状態を
記述したゲート論理フアイル（GLF）であり、
２はシミユレーシヨン入出力条件等の記述したシ
ミユレーシヨンデータフアイル（SDF）である。
これらゲート論理フアイル１、およびシユレーシ
ヨンデータフアイル２に記述された情報を入力と
して論理シミユレーシヨンを実行し、その結果
が、リスト３に出力される。
上記従来の入出力構成による論理シミユレーシ
ヨン方式を第２図に示す。第２図ａに示すよう
に、Ａ、B2個の信号が入力し、信号Ｃが出力す
るANDゲート４を例に説明する。ここで、信号
Ａを２1、信号Ｂを２0に対応させて考える。入力
信号Ａ、Ｂが第２図ｂに示す様に、“00”、“01”、
“11”、“01”、“00”、“10”、“11”と変化した場
合、
この入力に対応して、出力Ｃは“０”、“０”、
“１”、“０”、“０”、“０”、“１”と変化する。
こ
の場合、従来の論理シミユレーシヨン方式では、
入力Ａ、Ｂの値が変化する都度、毎回、出力Ｃの
値を計算しており、例えば、４サイクル目の入力
Ａ、Ｂが“01”で、２サイクル目の入力Ａ、Ｂの
“01”と全く同じであつても、改めて、論理シミ
ユレーシヨンを行い、出力Ｃの値を計算する。同
様に、５サイクル目の入力“00”に対しても、同
じ入力である１サイクル目の入力“00”とは無関
係に、出力Ｃの値を計算する。
ヨン方式を第２図に示す。第２図ａに示すよう
に、Ａ、B2個の信号が入力し、信号Ｃが出力す
るANDゲート４を例に説明する。ここで、信号
Ａを２1、信号Ｂを２0に対応させて考える。入力
信号Ａ、Ｂが第２図ｂに示す様に、“00”、“01”、
“11”、“01”、“00”、“10”、“11”と変化した場
合、
この入力に対応して、出力Ｃは“０”、“０”、
“１”、“０”、“０”、“０”、“１”と変化する。
こ
の場合、従来の論理シミユレーシヨン方式では、
入力Ａ、Ｂの値が変化する都度、毎回、出力Ｃの
値を計算しており、例えば、４サイクル目の入力
Ａ、Ｂが“01”で、２サイクル目の入力Ａ、Ｂの
“01”と全く同じであつても、改めて、論理シミ
ユレーシヨンを行い、出力Ｃの値を計算する。同
様に、５サイクル目の入力“00”に対しても、同
じ入力である１サイクル目の入力“00”とは無関
係に、出力Ｃの値を計算する。
上記のように、従来の論理シミユレーシヨン方
式では、入力の変化に対応して、その都度出力値
を計算しており、特に大規模な論理回路の場合、
論理シミユレーシヨンの計算処理時間が長大にな
るという欠点があつた。
式では、入力の変化に対応して、その都度出力値
を計算しており、特に大規模な論理回路の場合、
論理シミユレーシヨンの計算処理時間が長大にな
るという欠点があつた。
本発明は上述の点にかんがみてなされたもの
で、情報処理装置の計算機処理時間の短縮に効果
的な履歴登録による論理シミユレーシヨン方式を
提供することを目的とする。
で、情報処理装置の計算機処理時間の短縮に効果
的な履歴登録による論理シミユレーシヨン方式を
提供することを目的とする。
本発明の要点は、論理シミユレーシヨンの計算
機処理時間を短縮するために、論理回路を任意の
論理ブロツクに分割し、当該論理ブロツクの入力
値、出力値を履歴として登録しておき、後刻、同
一入力値が発生した場合に、即、前記登録した出
力値を読み出し、出力信号を与えることにより、
入力値による出力値計算を省略し、計算機処理時
間を短縮するものである。
機処理時間を短縮するために、論理回路を任意の
論理ブロツクに分割し、当該論理ブロツクの入力
値、出力値を履歴として登録しておき、後刻、同
一入力値が発生した場合に、即、前記登録した出
力値を読み出し、出力信号を与えることにより、
入力値による出力値計算を省略し、計算機処理時
間を短縮するものである。
以下本発明の一実施例を図面に基づいて説明す
る。
る。
第３図は、本発明による論理シミユレーシヨン
方式の入出力構成を示す図である。同図におい
て、第１図と同一符号を付した部分は同一、又は
相当部分を示す（以下他の図面においても同様と
する）。５は論理機能を適当な単位でまとめ、
各々をブール式、真理値表等で機能記述した機能
論理フアイル（FLF）であり、６は構造的には
第１図のゲート論理フアイル（GLF）１と同一
であるが、ここでは、前記機能論理フアイル５を
入力として変換プログラムにより自動生成された
ゲート論理フアイル（GLF）である。
方式の入出力構成を示す図である。同図におい
て、第１図と同一符号を付した部分は同一、又は
相当部分を示す（以下他の図面においても同様と
する）。５は論理機能を適当な単位でまとめ、
各々をブール式、真理値表等で機能記述した機能
論理フアイル（FLF）であり、６は構造的には
第１図のゲート論理フアイル（GLF）１と同一
であるが、ここでは、前記機能論理フアイル５を
入力として変換プログラムにより自動生成された
ゲート論理フアイル（GLF）である。
機能論理フアイル５、およびゲート論理フアイ
ル６に記述された情報を入力として、論理シミユ
レーシヨンを実行し、その結果がリスト３に出力
される。
ル６に記述された情報を入力として、論理シミユ
レーシヨンを実行し、その結果がリスト３に出力
される。
第４図は、本発明による論理シミユレーシヨン
方式を示す図であり、入力Ａ、Ｂ、出力Ｃ、およ
びこれら入出力の値、さらにANDゲート４も前
記第２図で述べたものと同じものとする。同図に
おいて、まず、１サイクル目の入力Ａ、Ｂの値
“00”に対して、有効フラグFFOを見ると、“０”
であり、この入出力値が履歴表に未登録であるこ
とがわかる。そこで論理シミユレーシヨンにより
入力Ａ、Ｂの値“00”に対する出力Ｃの値を計算
し、その入出力値を履歴表に登録し、対応する有
効フラグEFOを“１”にセツトする。２サイク
ル目、３サイクル目の入力Ａ、Ｂの値“01”、
“11”入力に対しても対応する有効フラグEF１，
EF３が共に、“０”であるので、１サイクル目と
同様にして出力Ｃの値を計算し、その時の入出力
値を履歴表に登録し、対応する有効フラグEF１，
EF３を“１”にセツトする。
方式を示す図であり、入力Ａ、Ｂ、出力Ｃ、およ
びこれら入出力の値、さらにANDゲート４も前
記第２図で述べたものと同じものとする。同図に
おいて、まず、１サイクル目の入力Ａ、Ｂの値
“00”に対して、有効フラグFFOを見ると、“０”
であり、この入出力値が履歴表に未登録であるこ
とがわかる。そこで論理シミユレーシヨンにより
入力Ａ、Ｂの値“00”に対する出力Ｃの値を計算
し、その入出力値を履歴表に登録し、対応する有
効フラグEFOを“１”にセツトする。２サイク
ル目、３サイクル目の入力Ａ、Ｂの値“01”、
“11”入力に対しても対応する有効フラグEF１，
EF３が共に、“０”であるので、１サイクル目と
同様にして出力Ｃの値を計算し、その時の入出力
値を履歴表に登録し、対応する有効フラグEF１，
EF３を“１”にセツトする。
次に、４サイクル目の入力Ａ、Ｂの値“01”に
対しては、既に前記２サイクル目で、このケース
が発生しており、有効フラグEF１が“１”であ
るので、この場合は履歴表からその出力値を読み
出し、出力Ｃに与える。そして、入力Ａ、Ｂの値
による出力値の計算は行わない。５サイクル目以
降も同様に行う。
対しては、既に前記２サイクル目で、このケース
が発生しており、有効フラグEF１が“１”であ
るので、この場合は履歴表からその出力値を読み
出し、出力Ｃに与える。そして、入力Ａ、Ｂの値
による出力値の計算は行わない。５サイクル目以
降も同様に行う。
上記のように、本発明による論理シミユレーシ
ヨン方式では、当該入力値が最初に発生した場
合、入力値から出力値を計算し、出力信号に与え
ると共に、その入出力値を履歴表に登録し、対応
する有効フラグ（EF＊、＊：０〜ｎ）を“１”
にセツトする。また、当該入力値が既に発生し、
履歴表に登録されている場合（EF＊＝“１”）は、
履歴表を参照し、対応する出力値を読み出し、出
力信号に与え、入力Ａ、Ｂによる出力Ｃの値の計
算は行わない。５サイクル以降も同様に行う。
ヨン方式では、当該入力値が最初に発生した場
合、入力値から出力値を計算し、出力信号に与え
ると共に、その入出力値を履歴表に登録し、対応
する有効フラグ（EF＊、＊：０〜ｎ）を“１”
にセツトする。また、当該入力値が既に発生し、
履歴表に登録されている場合（EF＊＝“１”）は、
履歴表を参照し、対応する出力値を読み出し、出
力信号に与え、入力Ａ、Ｂによる出力Ｃの値の計
算は行わない。５サイクル以降も同様に行う。
次に履歴表のアクセス動作について説明する。
第５図は、履歴表のアクセス動作を説明するた
めの論理回路モデルを示すブロツク図であり、論
理回路モデル７には複数の入力IN１〜IN８が入
力され、複数の出力OUT１〜OUT３が出力され
る。
めの論理回路モデルを示すブロツク図であり、論
理回路モデル７には複数の入力IN１〜IN８が入
力され、複数の出力OUT１〜OUT３が出力され
る。
第７図〜第９図は論理回路モデル７における履
歴表の具体的な動作を説明するための図であり、
入力表８、履歴表９は、機能論理フアイル
（FLF）５の機能記述単位に対応して生成され
る。入力表８には、入力値、有効フラグ（EFn）、
および有効フラグが“１”の場合、履歴表９の中
の登録内容を指定するがポインタアドレスが設定
されている。履歴表９には、入力値と出力値、各
出力信号に対応して入力から出力へ至る遅延時
間、入力値に対応する有効ビツト（ENビツト）、
および優先順位決定のための参照ビツト（RFビ
ツト）等が設定される。
歴表の具体的な動作を説明するための図であり、
入力表８、履歴表９は、機能論理フアイル
（FLF）５の機能記述単位に対応して生成され
る。入力表８には、入力値、有効フラグ（EFn）、
および有効フラグが“１”の場合、履歴表９の中
の登録内容を指定するがポインタアドレスが設定
されている。履歴表９には、入力値と出力値、各
出力信号に対応して入力から出力へ至る遅延時
間、入力値に対応する有効ビツト（ENビツト）、
および優先順位決定のための参照ビツト（RFビ
ツト）等が設定される。
履歴表９において、入出力値の登録を入力値の
全ケースに渡つて行うのは計算機メモリ量、計算
機処理時間の点からも効率的ではなく、実際に
は、最近使用されたものはできるだけ残してお
き、最も古い時点でしか使用されないものを削除
する、いわゆるLRU法（Least Recently Used
rule）により、優先順位を決定し、上位のものの
みを登録する。そのため、必要な場合は、登録内
容の入換えも行う。
全ケースに渡つて行うのは計算機メモリ量、計算
機処理時間の点からも効率的ではなく、実際に
は、最近使用されたものはできるだけ残してお
き、最も古い時点でしか使用されないものを削除
する、いわゆるLRU法（Least Recently Used
rule）により、優先順位を決定し、上位のものの
みを登録する。そのため、必要な場合は、登録内
容の入換えも行う。
第６図は、LRU法による優先順位決定法を示
す図であり、同図ａに示すように、１〜４の４個
の互いに関連するノードを想定し、各ノードのア
クセス状態を同図ｂ〜ｆに示す真理値表で表わ
す。第６図中、「〓」は初期値、「Ｐ」は優先順
位、「」はアクセスされたノード番号を示す。
す図であり、同図ａに示すように、１〜４の４個
の互いに関連するノードを想定し、各ノードのア
クセス状態を同図ｂ〜ｆに示す真理値表で表わ
す。第６図中、「〓」は初期値、「Ｐ」は優先順
位、「」はアクセスされたノード番号を示す。
いま、ノードがアクセスされた時、行方向のビ
ツトは“１”をセツトし、列方向のビツトは
“０”をセツトするものとし、各ノードが、１、
２、３、４、１の順にアクセスされた場合を考え
る。まずノード１がアクセスされた場合ノード１
の行方向のビツトは“１”にセツトされ、列方向
のビツトは“０”にセツトされ、真理値表は第６
図ｂのようになる。この場合、ノード１の優先順
位Ｐは１となり他のノード２、３、４は２とな
る。つづいてノード２、３、４は順次アクセスさ
れると真理値表は、第６図ｃ，ｄ，ｅのように変
化する。この状態でノード１がアクセスされるこ
とにより、同図ｆに示すようにノード１の行方向
のビツトが“１”にセツトされ、列方向のビツト
が“０”にセツトされる。その結果ノード２の優
先順位Ｐが４となり、４個のノード中で、最も長
期間アクセスされていないことになる。このこと
から、アクセス時間の新しさの順に優先順位をと
ると、真理値表を行方向に見て、全ビツトが
“０”となつたノード２が最も優先順位が低いこ
とになる。
ツトは“１”をセツトし、列方向のビツトは
“０”をセツトするものとし、各ノードが、１、
２、３、４、１の順にアクセスされた場合を考え
る。まずノード１がアクセスされた場合ノード１
の行方向のビツトは“１”にセツトされ、列方向
のビツトは“０”にセツトされ、真理値表は第６
図ｂのようになる。この場合、ノード１の優先順
位Ｐは１となり他のノード２、３、４は２とな
る。つづいてノード２、３、４は順次アクセスさ
れると真理値表は、第６図ｃ，ｄ，ｅのように変
化する。この状態でノード１がアクセスされるこ
とにより、同図ｆに示すようにノード１の行方向
のビツトが“１”にセツトされ、列方向のビツト
が“０”にセツトされる。その結果ノード２の優
先順位Ｐが４となり、４個のノード中で、最も長
期間アクセスされていないことになる。このこと
から、アクセス時間の新しさの順に優先順位をと
ると、真理値表を行方向に見て、全ビツトが
“０”となつたノード２が最も優先順位が低いこ
とになる。
上記LRU法を利用した履歴表９のアクセス動
作を以下に説明する。
作を以下に説明する。
第７図に履歴表９への初期登録動作を示す。第
５図に示す論理回路モデル７に“01”16が入力
し、“101”の出力値で、5nS後にビツト０、１
が、6nS後にビツト２が出力される場合を想定す
る。
５図に示す論理回路モデル７に“01”16が入力
し、“101”の出力値で、5nS後にビツト０、１
が、6nS後にビツト２が出力される場合を想定す
る。
まず、初期登録であるので、入力値“01”16に
対応する入力表８の有効フラグ（EF１）は“０”
であり、履歴表９には、本ケースの入力値は登録
されていない（第７図２参照）。
対応する入力表８の有効フラグ（EF１）は“０”
であり、履歴表９には、本ケースの入力値は登録
されていない（第７図２参照）。
そこで、この入力値に基づき、論理回路をシミ
ユレーシヨンし、出力値を計算して、出力信号に
その値を与えると共に、入出力値を履歴表９の有
効ビツト（ENビツト）“０”の欄に登録する。
登録に伴い、ENビツトを“１”に、当該行の参
照ビツト（RFビツト）１〜４を“１”に、当該
行番号に対応する列の４個のRFビツトを“０”
に、入力値として“01”16を、出力値として
“101”を、そして、入力から出力へ至る遅延時間
を、各出力ビツトに対応して設定する（第７図
２，３参照）。
ユレーシヨンし、出力値を計算して、出力信号に
その値を与えると共に、入出力値を履歴表９の有
効ビツト（ENビツト）“０”の欄に登録する。
登録に伴い、ENビツトを“１”に、当該行の参
照ビツト（RFビツト）１〜４を“１”に、当該
行番号に対応する列の４個のRFビツトを“０”
に、入力値として“01”16を、出力値として
“101”を、そして、入力から出力へ至る遅延時間
を、各出力ビツトに対応して設定する（第７図
２，３参照）。
登録後、入力値“01”を読み出し、これに対応
する入力表の有効フラグ（EF１）を“１”にし、
ポインタとして履歴表９内登録欄の先頭アドレス
値を設定する。以下、入力値“5A”16に対して
“100”出力を、入力値“FF”16に対して“001”
の出力を、入力値“00”に対して“010”の出力
を順次、同様の方法で登録する。
する入力表の有効フラグ（EF１）を“１”にし、
ポインタとして履歴表９内登録欄の先頭アドレス
値を設定する。以下、入力値“5A”16に対して
“100”出力を、入力値“FF”16に対して“001”
の出力を、入力値“00”に対して“010”の出力
を順次、同様の方法で登録する。
第８図に、上記のようにして登録された履歴表
９からの参照動作を示す。論理回路モデル７に入
力値“FF”16が入力し、“011”の出力値で、
5nS後にビツト０とビツト２が6nS後にビツト１
が出力される場合を想定する。
９からの参照動作を示す。論理回路モデル７に入
力値“FF”16が入力し、“011”の出力値で、
5nS後にビツト０とビツト２が6nS後にビツト１
が出力される場合を想定する。
入力値“FF”16に対応する入力表８の有効フ
ラグ（EF２２５）は“１”であるので、本ケー
スの入出力値が履歴表９に登録されていることが
わかる（第８図１参照）。
ラグ（EF２２５）は“１”であるので、本ケー
スの入出力値が履歴表９に登録されていることが
わかる（第８図１参照）。
そこで、入力表８のポインタにより、履歴表９
を参照し、対応する出力値“011”を読み出して、
5nS後にビツト０とビツト２、6nS後にビツト６
というように所定時間経過後、該出力値を出力信
号に与える。その後、初期登録の場合と同様にし
て、履歴表９内の参照ビツト（RFビツト）を更
新する（第８図２，３参照）。
を参照し、対応する出力値“011”を読み出して、
5nS後にビツト０とビツト２、6nS後にビツト６
というように所定時間経過後、該出力値を出力信
号に与える。その後、初期登録の場合と同様にし
て、履歴表９内の参照ビツト（RFビツト）を更
新する（第８図２，３参照）。
第９図に、履歴表９の登録内容の更新動作を示
す。論理回路モデル７に、入力値“FE”16が入
力し、““001”の出力値で、5nS後にビツト０と
２が、6nS後にビツト１が出力される場合を想定
する。
す。論理回路モデル７に、入力値“FE”16が入
力し、““001”の出力値で、5nS後にビツト０と
２が、6nS後にビツト１が出力される場合を想定
する。
入力値“FE”16に対応する入力表８の有効フ
ラグ（EF２５４）は“０”であるので、本ケー
スの入出力値は履歴表９に登録されていないこと
がわかる（第９図１参照）。
ラグ（EF２５４）は“０”であるので、本ケー
スの入出力値は履歴表９に登録されていないこと
がわかる（第９図１参照）。
そこで、入力値“FE”16に基づき、論理回路
７をシミユレーシヨンし、出力値を計算して、出
力信号にその値を与える。次に、履歴表９の有効
ビツト（ENビツト）を調べ、ENビツトが全て
“１”であることから、空きの登録欄がないので、
最下位優先順位の登録内容を捜す。本ケースで
は、履歴表９の最上段の入力値“01”に対応する
登録内容が、参照ビツト（RF１〜RF４）が全て
“０”のため、最下位優先順位と見なされる（第
９図２，３参照）。
７をシミユレーシヨンし、出力値を計算して、出
力信号にその値を与える。次に、履歴表９の有効
ビツト（ENビツト）を調べ、ENビツトが全て
“１”であることから、空きの登録欄がないので、
最下位優先順位の登録内容を捜す。本ケースで
は、履歴表９の最上段の入力値“01”に対応する
登録内容が、参照ビツト（RF１〜RF４）が全て
“０”のため、最下位優先順位と見なされる（第
９図２，３参照）。
履歴表９の最下位優先順位の入力値“01”を読
み出し、これに対応する入出表８の有効フラグ
（EF１）を“０”にリセツトする（第９図４参
照）。
み出し、これに対応する入出表８の有効フラグ
（EF１）を“０”にリセツトする（第９図４参
照）。
その後、入力値“FE”16に対応する出力値
“001”の入出力値を、初期登録の場合と同様にし
て、履歴表９の最下位優先順位の登録行に登録
し、関連する参照ビツト（RFビツト）を更新す
る。
“001”の入出力値を、初期登録の場合と同様にし
て、履歴表９の最下位優先順位の登録行に登録
し、関連する参照ビツト（RFビツト）を更新す
る。
最後に、新しい入力値“FE”16を読み出し、
これに対応する入出表８の有効フラグ（FE２５
４）を“１”に、ポインタとして履歴表９の登録
欄の先頭アドレス値を設定する。
これに対応する入出表８の有効フラグ（FE２５
４）を“１”に、ポインタとして履歴表９の登録
欄の先頭アドレス値を設定する。
以上、説明したように、上記実施例は、機能論
理フアイル（FLF）５の機能記述単位に入力表
８および履歴表９を作成し、シミユレーシヨン結
果を入力値に対応づけて登録しておき、後刻、同
一入力値が発生した場合に、論理シミユレーシヨ
ンによる出力値の計算を行うことなく、履歴表９
から出力値を読み出し、出力信号に与えることに
より、論理シミユレーシヨンの計算処理時間を短
縮するものである。
理フアイル（FLF）５の機能記述単位に入力表
８および履歴表９を作成し、シミユレーシヨン結
果を入力値に対応づけて登録しておき、後刻、同
一入力値が発生した場合に、論理シミユレーシヨ
ンによる出力値の計算を行うことなく、履歴表９
から出力値を読み出し、出力信号に与えることに
より、論理シミユレーシヨンの計算処理時間を短
縮するものである。
以上説明したように、本発明は同一論理ブロツ
クに同一入力値があつた場合、即、登録手段から
出力値を読み出し、出力信号に与えるようにした
ので、従来の様に、その都度論理シミユレーシヨ
ンによる出力値の計算を行わなくても、出力信号
に出力値を与えることができ、論理シミユレーシ
ヨンの速度向上に優れた効果を有する。
クに同一入力値があつた場合、即、登録手段から
出力値を読み出し、出力信号に与えるようにした
ので、従来の様に、その都度論理シミユレーシヨ
ンによる出力値の計算を行わなくても、出力信号
に出力値を与えることができ、論理シミユレーシ
ヨンの速度向上に優れた効果を有する。
第１図は従来の論理シミユレーシヨンの入出力
構成を示すブロツク図、第２図は従来の論理シミ
ユレーシヨン方式を説明するための論理回路例と
タイミングチヤート図、第３図は本発明による論
理シユミレーシヨンの入出力構成を示すブロツク
図、第４図は本発明による論理シミユレーシヨン
方式を説明するための論理回路例とタイミングチ
ヤート図、第５図は本発明の説明のための論理回
路モデルを示す図、第６図はLRU法による優先
順位を決定する方法を示す図、第７図は本発明に
おける履歴表への初期登録動作を説明するための
図、第８図は本発明における履歴表からの参照動
作を説明するための図、第９図は本発明における
履歴表の登録内容の更新動作を説明するための図
である。 １……ゲート論理フアイル、２……シミユレー
シヨンデータフアイル、３……リスト、４……
ANDゲート、５……機能論理フアイル、６……
ゲート論理フアイル、７……論理モデル、８……
入力表、９……履歴表。
構成を示すブロツク図、第２図は従来の論理シミ
ユレーシヨン方式を説明するための論理回路例と
タイミングチヤート図、第３図は本発明による論
理シユミレーシヨンの入出力構成を示すブロツク
図、第４図は本発明による論理シミユレーシヨン
方式を説明するための論理回路例とタイミングチ
ヤート図、第５図は本発明の説明のための論理回
路モデルを示す図、第６図はLRU法による優先
順位を決定する方法を示す図、第７図は本発明に
おける履歴表への初期登録動作を説明するための
図、第８図は本発明における履歴表からの参照動
作を説明するための図、第９図は本発明における
履歴表の登録内容の更新動作を説明するための図
である。 １……ゲート論理フアイル、２……シミユレー
シヨンデータフアイル、３……リスト、４……
ANDゲート、５……機能論理フアイル、６……
ゲート論理フアイル、７……論理モデル、８……
入力表、９……履歴表。
Claims (1)
- 【特許請求の範囲】 １ 論理回路を論理機能単位の論理ブロツクに分
割し、該論理ブロツク毎に入力値に対応し決定し
た出力値を出力信号とする論理シミユレーシヨン
装置であつて、 該入力値と該出力値とを組として登録可能な登
録手段を有し、該登録手段に登録されていない入
力値が発生した場合は、該入力値に対応する出力
値を決定し出力信号として与え、かつ前記登録手
段に登録し、登録されている入力値が発生した場
合は、前記登録手段に登録してある前記出力値を
読み出して出力信号として与えると共に、前記登
録手段に登録されていない入力値が発生した場合
であつて、前記登録手段に空きが存在しない時、
既登録の組の中から最も優先順位の低い組を消去
し、新たに決定した組を登録することを特徴とす
る論理シミユレーシヨン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029865A JPS6029865A (ja) | 1985-02-15 |
| JPH0472269B2 true JPH0472269B2 (ja) | 1992-11-17 |
Family
ID=15200779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137528A Granted JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029865A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
| US5239481A (en) * | 1991-08-30 | 1993-08-24 | International Business Machines Corporation | Method for measuring pulse distortion |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
| JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
-
1983
- 1983-07-29 JP JP58137528A patent/JPS6029865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029865A (ja) | 1985-02-15 |
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