JPS61201347A - 論理シミユレ−シヨン装置 - Google Patents
論理シミユレ−シヨン装置Info
- Publication number
- JPS61201347A JPS61201347A JP60041103A JP4110385A JPS61201347A JP S61201347 A JPS61201347 A JP S61201347A JP 60041103 A JP60041103 A JP 60041103A JP 4110385 A JP4110385 A JP 4110385A JP S61201347 A JPS61201347 A JP S61201347A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- history memory
- initialization
- sequence
- initialization sequence
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１本物のチップとソフトウェアモデルを混在さ
せた論理シミュレーション装置に係り。
せた論理シミュレーション装置に係り。
特に本物のチップがＭＯ５回路の如くダイナミック回路
の場合の長時間シミュレーションに好適な実部品連動論
理シミュレーション装置に関する。
の場合の長時間シミュレーションに好適な実部品連動論
理シミュレーション装置に関する。
従来、ソフトウェアモデル化の困難な部品については９
本物のチップに入力を与え、その出力を返してもらい、
ソフトウェアモデル化の容易な部品はソフトウェアモデ
ルを用いる実部品連動シミュレーションについては、１
９８４年３月２２日発行の「エレクトロニック デザイ
ンＪ （Ｅ １ｅｃｔ、ｒｏｎｉｃ Ｄｅｓｉｇｎ）
３２巻、６号、１６７−１７６頁にウィドニス・ジュ
ニア（Ｗｉｄｄｏｅｓ Ｊ ｒ、 ）及びバーディング
（Ｈａｒｄｉｎｇ）による″シーニーイーステーション
ユースズリアルチップス、トウーシミュレートブイエル
エスアイーベースドシステムズ” （ＣＡＥ Ｓｔ、
ａｔ、ｉｏｎ Ｕｓｅｓ Ｒｅａｌ Ｃｈｉｐｓ。
本物のチップに入力を与え、その出力を返してもらい、
ソフトウェアモデル化の容易な部品はソフトウェアモデ
ルを用いる実部品連動シミュレーションについては、１
９８４年３月２２日発行の「エレクトロニック デザイ
ンＪ （Ｅ １ｅｃｔ、ｒｏｎｉｃ Ｄｅｓｉｇｎ）
３２巻、６号、１６７−１７６頁にウィドニス・ジュ
ニア（Ｗｉｄｄｏｅｓ Ｊ ｒ、 ）及びバーディング
（Ｈａｒｄｉｎｇ）による″シーニーイーステーション
ユースズリアルチップス、トウーシミュレートブイエル
エスアイーベースドシステムズ” （ＣＡＥ Ｓｔ、
ａｔ、ｉｏｎ Ｕｓｅｓ Ｒｅａｌ Ｃｈｉｐｓ。
しｏ Ｓｉｍｕｌａｔ、ｅ Ｖ Ｌ Ｓ Ｉ
−Ｂａ５ｅｄ Ｓｙｓしｅｍｓ） と題する文
献において論じられている。しかし、本文献では、ＭＯ
Ｓ回路の如きダイナミック回路では、チップの内部状態
が保持できないため、チップの初期化シーケンスを含む
入力ベクトル系列を履歴メモリに記憶しており、Ｂ歴メ
モリの容量を越えるような長時間シミュレーションは不
可能であるという問題があった。
−Ｂａ５ｅｄ Ｓｙｓしｅｍｓ） と題する文
献において論じられている。しかし、本文献では、ＭＯ
Ｓ回路の如きダイナミック回路では、チップの内部状態
が保持できないため、チップの初期化シーケンスを含む
入力ベクトル系列を履歴メモリに記憶しており、Ｂ歴メ
モリの容量を越えるような長時間シミュレーションは不
可能であるという問題があった。
本発明の目的は１本物のチップとソフトウェアモデルを
混在させた論理シミュレーション装置において、ＭＯＳ
回路の如きダイナミック回路ではチップの内部状態を保
持できないため、チップの初期化シーケンスを含む入力
ベクトル系列を履歴メモリに記憶しチップに供給するに
際し、履歴メモリの容量以上の長時間シミュレーション
を可能とすることにある。
混在させた論理シミュレーション装置において、ＭＯＳ
回路の如きダイナミック回路ではチップの内部状態を保
持できないため、チップの初期化シーケンスを含む入力
ベクトル系列を履歴メモリに記憶しチップに供給するに
際し、履歴メモリの容量以上の長時間シミュレーション
を可能とすることにある。
本物のチップとソフトウェアモデルを混在させて論理シ
ミュレーションする場合、シミュレーション実施に先立
だちチップを初期化する必要があり、従来方式でも、そ
の初期化のための入力ベクトル系列をチップに入力して
いる。本発明は、この初期化シーケンスの入力ベクトル
系列を記憶しておき、シミュレーション実行中に初期化
シーケンスの出現を監視し、これが検知された場合、初
期化シーケンス出現以前の入力ベクトル系列の記憶を履
歴メモリから消去して、有効な履歴メモリの容量を実質
的に増加させたことである。
ミュレーションする場合、シミュレーション実施に先立
だちチップを初期化する必要があり、従来方式でも、そ
の初期化のための入力ベクトル系列をチップに入力して
いる。本発明は、この初期化シーケンスの入力ベクトル
系列を記憶しておき、シミュレーション実行中に初期化
シーケンスの出現を監視し、これが検知された場合、初
期化シーケンス出現以前の入力ベクトル系列の記憶を履
歴メモリから消去して、有効な履歴メモリの容量を実質
的に増加させたことである。
第１図は本発明の一実施例のブロック図である。
第１図において、１００は論理シミュレータ（ソフトウ
ェア）を示す。２００は履歴メモリアドレスレジスタ、
２０１は履歴メモリアドレスを＋１する加算器、２０２
は本物のチップへの入力ベクトル系列を記憶する履歴メ
モリ、２０３は履歴メモリ２０２の出力を保持するラッ
チ、２０４は本物のチップ、２０５はチップ出力を保持
するラッチ、２０６はレジスタ２００の履歴レジスタを
退避する履歴メモリアドレスバッファレジスタ、２０７
は履歴メモリアドレスレジスタ２００と履歴メモリアド
レスバッファレジスタ２０６の一致を検出する比較器で
あり、これら１００〜２０６は従来技術の実部品連動シ
ミュレーションで用いられるものと同様である。
ェア）を示す。２００は履歴メモリアドレスレジスタ、
２０１は履歴メモリアドレスを＋１する加算器、２０２
は本物のチップへの入力ベクトル系列を記憶する履歴メ
モリ、２０３は履歴メモリ２０２の出力を保持するラッ
チ、２０４は本物のチップ、２０５はチップ出力を保持
するラッチ、２０６はレジスタ２００の履歴レジスタを
退避する履歴メモリアドレスバッファレジスタ、２０７
は履歴メモリアドレスレジスタ２００と履歴メモリアド
レスバッファレジスタ２０６の一致を検出する比較器で
あり、これら１００〜２０６は従来技術の実部品連動シ
ミュレーションで用いられるものと同様である。
第１図の３００〜３０９が本発明で付加された部分であ
る。３００は初期化シーケンスメモリアドレスレジスタ
、３０１はアドレスレジスタ３００を＋１する加算器、
３０２は初期化シーケンスを記録する初期化シーケンス
メモリである。３０３は初期化シーケンスカウンタで、
初期化シーケンス数を保持する。３０４はＯＲ回路であ
り、論理シミュレータ１００からとＮＯＴ回路３０５の
出力を論理和し、初期化シーケンスメモリアドレスレジ
スタ３００をリセットする。３０６はＡＮＤ回路であり
、論理精条件の成立時、その出力は初期化シーケンスカ
ウンタ３０３の内容を履歴メモリアドレスレジスタ２０
０にセットする働きする。３０７〜３０９は比較器であ
る。比較器３０７は、初期化シーケンスカウンタ３０３
と履歴メモリアドレスレジスタ２００の大小を比較し、
履歴メモリアドレスレジスタ２００の内容が初期化シー
ケンスカウンタ３０３より大きいときに出力が成立する
。比較器３０８は、比較器３０７の出力が成立時に、Ｈ
歴メモリ２０２と初期化シーケンスメモリ３０２の読出
しデータの一致性を検知し、一致した場合に出力が成立
する。比較器３０９は、初期化シーケンスメモリアドレ
スレジスタ３００と初期化シーケンスカウンタ３０３の
一致性を検出し、一致した場合に出力が成立する。
る。３００は初期化シーケンスメモリアドレスレジスタ
、３０１はアドレスレジスタ３００を＋１する加算器、
３０２は初期化シーケンスを記録する初期化シーケンス
メモリである。３０３は初期化シーケンスカウンタで、
初期化シーケンス数を保持する。３０４はＯＲ回路であ
り、論理シミュレータ１００からとＮＯＴ回路３０５の
出力を論理和し、初期化シーケンスメモリアドレスレジ
スタ３００をリセットする。３０６はＡＮＤ回路であり
、論理精条件の成立時、その出力は初期化シーケンスカ
ウンタ３０３の内容を履歴メモリアドレスレジスタ２０
０にセットする働きする。３０７〜３０９は比較器であ
る。比較器３０７は、初期化シーケンスカウンタ３０３
と履歴メモリアドレスレジスタ２００の大小を比較し、
履歴メモリアドレスレジスタ２００の内容が初期化シー
ケンスカウンタ３０３より大きいときに出力が成立する
。比較器３０８は、比較器３０７の出力が成立時に、Ｈ
歴メモリ２０２と初期化シーケンスメモリ３０２の読出
しデータの一致性を検知し、一致した場合に出力が成立
する。比較器３０９は、初期化シーケンスメモリアドレ
スレジスタ３００と初期化シーケンスカウンタ３０３の
一致性を検出し、一致した場合に出力が成立する。
第２図に第１図の動作を説明するためのフローチャート
を示す。第２図において、４００はシミュレーション実
行に先立つ初期化シーケンスの始点を、４０１はシミュ
レーション実行時における始点を、４０２はシミュレー
ション実行時に１つの出力ベクトルを取出すための終点
を示している。
を示す。第２図において、４００はシミュレーション実
行に先立つ初期化シーケンスの始点を、４０１はシミュ
レーション実行時における始点を、４０２はシミュレー
ション実行時に１つの出力ベクトルを取出すための終点
を示している。
はじめに、実部品連動論理シミュレーションの一般的動
作について説明する。
作について説明する。
論理シミュレータ （ソフトウェア）１００では。
シミュレーションに先立ち、チップ２０４の初期化入力
ベクトルを履歴メモリ２０２に格納後、チップ２０４を
初期化できるようにしておく必要がある。このため、ま
ず、履歴メモリアドレスレジスタ２００をリセットした
後、逐次、該履歴メモリアドレスレジスタ２００の内容
を加算器２０１を用いて更新しながら履歴メモリ２０２
のＱ番地からＱ番地に初期化のための入力ベクトル系列
を書込む（ステップ４０４．４０５）、次にシミュレー
ションの実行開始後、チップ入力の変化を論理シミュレ
ータ１００で検出すると、履歴メモリアドレスレジスタ
２００を＋１して、履歴メモリアドレスバッファレジス
タ２０６に退避する（ステップ４０７）。次に、新たな
入力ベクトルを履歴メモリ２０２のＱ＋１番地に書込み
、履歴メモリアドレスレジスタ２００をリセットする（
ステップ４０８）。次に履歴メモリ２０２から履歴メモ
リアドレスレジスタ２００の示す内容を逐次読出す（ス
テップ４０９）。読み出されたデータは。
ベクトルを履歴メモリ２０２に格納後、チップ２０４を
初期化できるようにしておく必要がある。このため、ま
ず、履歴メモリアドレスレジスタ２００をリセットした
後、逐次、該履歴メモリアドレスレジスタ２００の内容
を加算器２０１を用いて更新しながら履歴メモリ２０２
のＱ番地からＱ番地に初期化のための入力ベクトル系列
を書込む（ステップ４０４．４０５）、次にシミュレー
ションの実行開始後、チップ入力の変化を論理シミュレ
ータ１００で検出すると、履歴メモリアドレスレジスタ
２００を＋１して、履歴メモリアドレスバッファレジス
タ２０６に退避する（ステップ４０７）。次に、新たな
入力ベクトルを履歴メモリ２０２のＱ＋１番地に書込み
、履歴メモリアドレスレジスタ２００をリセットする（
ステップ４０８）。次に履歴メモリ２０２から履歴メモ
リアドレスレジスタ２００の示す内容を逐次読出す（ス
テップ４０９）。読み出されたデータは。
チップ２０３の入力ラッチ２０３で保持され、本物のチ
ップ２０４に供給され、チップの出力ラッチ２０５に動
作結果として保持される。２０３〜２０５には、履歴メ
モリ読出しに同期したクロックが、入出力の時間差とチ
ップの動作可能クロック周期を考慮して常時供給されて
いる。
ップ２０４に供給され、チップの出力ラッチ２０５に動
作結果として保持される。２０３〜２０５には、履歴メ
モリ読出しに同期したクロックが、入出力の時間差とチ
ップの動作可能クロック周期を考慮して常時供給されて
いる。
履歴メモリアドレスレジスタ２００と履歴メモリアドレ
スバッファレジスタ２０６の内容は、Ｈ歴メモリ読出し
後、毎回比較器２０７で一致したかどうかチツェクされ
（ステップ４１２）、一致しない場合は履歴メモリ読出
しを続けるが（ステップ４１３）、一致した場合には、
全体の動作を停止し、チップ２０４の出力ラッチ２０５
の内容が、新たな入力ベクトルに対する出力ベクトルと
して論理シミュレータ１０へ取出される（ステップ４１
７）、この結果、全体のシーケンスは履歴メモリ２０２
の０〜ｆｌ＋１番地の動作をしたことになる。
スバッファレジスタ２０６の内容は、Ｈ歴メモリ読出し
後、毎回比較器２０７で一致したかどうかチツェクされ
（ステップ４１２）、一致しない場合は履歴メモリ読出
しを続けるが（ステップ４１３）、一致した場合には、
全体の動作を停止し、チップ２０４の出力ラッチ２０５
の内容が、新たな入力ベクトルに対する出力ベクトルと
して論理シミュレータ１０へ取出される（ステップ４１
７）、この結果、全体のシーケンスは履歴メモリ２０２
の０〜ｆｌ＋１番地の動作をしたことになる。
さらに、新たな入力ベクトルが発生すると、前記手順に
より、履歴メモリ２０２は０〜Ｑ＋２番地分の入力ベク
トルを含み、全体のシーケンスは履歴メモリ２０２の０
〜Ｑ＋２番地の動作をし。
より、履歴メモリ２０２は０〜Ｑ＋２番地分の入力ベク
トルを含み、全体のシーケンスは履歴メモリ２０２の０
〜Ｑ＋２番地の動作をし。
論理シミュレータ１００には新たな入力ベクトルに対応
する出力ベクトルのみが送られる。
する出力ベクトルのみが送られる。
このようにして、Ｈ歴メモリ２０２のｍ番地に該当する
入力ベクトルに対し出力が必要なときは。
入力ベクトルに対し出力が必要なときは。
０〜ｍ番地までの入力ベクトル系列をチップ２０４に与
えて論理シミュレーションが実行されていく、シかし、
これでは、履歴メモリ２０２の最大番地ｎが処理可能な
シーケンス数となり、これ以上長いシミュレーションを
実行することは不可能である。
えて論理シミュレーションが実行されていく、シかし、
これでは、履歴メモリ２０２の最大番地ｎが処理可能な
シーケンス数となり、これ以上長いシミュレーションを
実行することは不可能である。
そこで１本発明では３００〜３０９の構成を付加し、シ
ミュレーションの入力ベクトル系列の中に再度初期化シ
ーケンスの入力ベクトル系列と同じ系列が現われた場合
に、履歴メモリアドレスレジスタ２０６の内容を書換え
て、見掛は上の履歴メモリ容量の増加を図るようしたの
である。以下、これについて説明する。
ミュレーションの入力ベクトル系列の中に再度初期化シ
ーケンスの入力ベクトル系列と同じ系列が現われた場合
に、履歴メモリアドレスレジスタ２０６の内容を書換え
て、見掛は上の履歴メモリ容量の増加を図るようしたの
である。以下、これについて説明する。
論理シミュレータ１００は、シミュレーション実施に先
立ち、チップの初期化シーケンス数を初期化シーケンス
カウンタ３０３にセットしくステップ４０３）、、ｌ歴
メモリアドレスレジスタ２００と同時に、初期化シーケ
ンスメモリアドレスレジスタ３００をリセットしくステ
ップ４０４）、履歴メモリ２０２を制御したのと同様に
、逐次。
立ち、チップの初期化シーケンス数を初期化シーケンス
カウンタ３０３にセットしくステップ４０３）、、ｌ歴
メモリアドレスレジスタ２００と同時に、初期化シーケ
ンスメモリアドレスレジスタ３００をリセットしくステ
ップ４０４）、履歴メモリ２０２を制御したのと同様に
、逐次。
初期化シーケンスメモリアドレスレジスタ３００の内容
を加算器３０１を用いて更新しながら、初期化シーケン
スメモリ３０２のＱ番地からΩ番地に、初期化のための
入力ベクトル系列を送り、書込む（ステップ４０５）。
を加算器３０１を用いて更新しながら、初期化シーケン
スメモリ３０２のＱ番地からΩ番地に、初期化のための
入力ベクトル系列を送り、書込む（ステップ４０５）。
書込み後、初期化シーケンスメモリアドレスレジスタ３
００をリセットする（ステップ４０６）。シミュレーシ
ョンの実行が始まると、前記手順により履歴メモリ２０
２の内容が逐次読出されてくる（ステップ４０７゜４０
８．４０９）。この読出しと同期して、初期化シーケン
スメモリ３０２を読出す（ステップ４０６）。このとき
、履歴メモリアドレスレジスタ２００が初期化シーケン
スカウンタ３０３より大きく、かつ、履歴メモリ２０２
の読出しデータが初期化シーケンスメモリ３０２の読出
しデータと等しいかどうか比較器３０７と３０８で調べ
る（ステップ４１０）。等しくないときは、ＮＯＴ回路
３０５とＯＲ回路３０４を用いて、初期化シーケンスメ
モリアドレスレジスタ３００をリセットし、再度初期化
シーケンスメモリ３０２を読出す（ステップ４１１）。
００をリセットする（ステップ４０６）。シミュレーシ
ョンの実行が始まると、前記手順により履歴メモリ２０
２の内容が逐次読出されてくる（ステップ４０７゜４０
８．４０９）。この読出しと同期して、初期化シーケン
スメモリ３０２を読出す（ステップ４０６）。このとき
、履歴メモリアドレスレジスタ２００が初期化シーケン
スカウンタ３０３より大きく、かつ、履歴メモリ２０２
の読出しデータが初期化シーケンスメモリ３０２の読出
しデータと等しいかどうか比較器３０７と３０８で調べ
る（ステップ４１０）。等しくないときは、ＮＯＴ回路
３０５とＯＲ回路３０４を用いて、初期化シーケンスメ
モリアドレスレジスタ３００をリセットし、再度初期化
シーケンスメモリ３０２を読出す（ステップ４１１）。
等しいときは、比較器３０９を用いて、初期化シーケン
スメモリアドレスレジスタ３００と初期化シーケンスカ
ウンタ３０３の内容が等しいか調べる（ステップ４１４
）。
スメモリアドレスレジスタ３００と初期化シーケンスカ
ウンタ３０３の内容が等しいか調べる（ステップ４１４
）。
等しくないときは、加算器３０１を用いて、初期化シー
ケンスメモリアトリスレジスタ３００の内容を＋１し、
再度初期化シーケンスメモリ３０２を読出す（ステップ
４１５）。等しいときはＡＮＤ回路３０６を用いて、履
歴メモリアドレスレジスタ２００に初期化シーケンスカ
ウンタ３０３の値をセットする（ステップ４１０）、即
ち、シミュレーション実行データの最新の入力ベクトル
系列に初期化シーケンスを検知した結果を反映させる。
ケンスメモリアトリスレジスタ３００の内容を＋１し、
再度初期化シーケンスメモリ３０２を読出す（ステップ
４１５）。等しいときはＡＮＤ回路３０６を用いて、履
歴メモリアドレスレジスタ２００に初期化シーケンスカ
ウンタ３０３の値をセットする（ステップ４１０）、即
ち、シミュレーション実行データの最新の入力ベクトル
系列に初期化シーケンスを検知した結果を反映させる。
本発明によれば、論理シミュレーション実行中に、初期
化シーケンスの入力ベクトル系列があれば、履歴メモリ
からの過去の不要な入力ベクトル系列の記憶を除くこと
ができ、実質的に履歴メモリの容量を増大した効果が得
られ、長時間シミュレーションが可能となる。
化シーケンスの入力ベクトル系列があれば、履歴メモリ
からの過去の不要な入力ベクトル系列の記憶を除くこと
ができ、実質的に履歴メモリの容量を増大した効果が得
られ、長時間シミュレーションが可能となる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の処理フロー図である。 １００・・・論理シミュレータ、 ２００・・・履歴
メモリアドレスレジスタ、 ２０２・・・履歴メモリ
、２０４・・・チップ、 ２０６．３０’７，３０８
゜３０９・・・比較器、 ３００・・・初期化シーケ
ンスメモリアドレスレジスタ、 ３０２・・・初期化
シーケンスメモリ、 ３０３・・・初期化シーケンス
カウンタ。 第 １ 図 第 ２ 図
図の処理フロー図である。 １００・・・論理シミュレータ、 ２００・・・履歴
メモリアドレスレジスタ、 ２０２・・・履歴メモリ
、２０４・・・チップ、 ２０６．３０’７，３０８
゜３０９・・・比較器、 ３００・・・初期化シーケ
ンスメモリアドレスレジスタ、 ３０２・・・初期化
シーケンスメモリ、 ３０３・・・初期化シーケンス
カウンタ。 第 １ 図 第 ２ 図
Claims (1)
- （１）本物のチップとソフトウェアモデルを混在させ、
ソフトウェアモデル化の因難な部品については、本物の
チップに入力を与えてその出力を返してもらい、ソフト
ウェアモデル化の容易な部品はソフトウェアモデルでシ
ミュレーションする装置において、チップの初期化シー
ケンスを含む入力ベクトル系列を記憶してチップに与え
る第１の記憶手段と、前記チップを初期化するのに必要
な入力ベクトル系列を別途記憶する第２の記憶手段と、
該第２の記憶手段のベクトル系列を前記第１の記憶手段
から読み出されるベクトル系列と初期化に必要な系列に
渡り比較する比較手段と、該比較手段により入力ベクト
ル履歴の中に新たに初期化シーケンスが現われることを
検知すると、前記第１の記憶手段のアドレスを該初期化
に必要な系列分までもどして再セットする制御手段を具
備していることを特徴する論理シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041103A JPS61201347A (ja) | 1985-03-04 | 1985-03-04 | 論理シミユレ−シヨン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041103A JPS61201347A (ja) | 1985-03-04 | 1985-03-04 | 論理シミユレ−シヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201347A true JPS61201347A (ja) | 1986-09-06 |
Family
ID=12599139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041103A Pending JPS61201347A (ja) | 1985-03-04 | 1985-03-04 | 論理シミユレ−シヨン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434656A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | スキャン・フリップフロップの初期化方式 |
-
1985
- 1985-03-04 JP JP60041103A patent/JPS61201347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434656A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | スキャン・フリップフロップの初期化方式 |
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