JPH0458206B2 - - Google Patents
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- JPH0458206B2 JPH0458206B2 JP56180798A JP18079881A JPH0458206B2 JP H0458206 B2 JPH0458206 B2 JP H0458206B2 JP 56180798 A JP56180798 A JP 56180798A JP 18079881 A JP18079881 A JP 18079881A JP H0458206 B2 JPH0458206 B2 JP H0458206B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- transistor
- circuit
- power supply
- driver
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、電源電圧以上の高電圧を発生させる
半導体ブースト回路に関する。
半導体ブースト回路に関する。
(2) 技術の背景
半導体ダイナミツクメモリ回路でワード線電位
を上昇させればメモリセルを構成するトランジス
タのgmを増大させワード線電位を上昇させない
場合と同一gmで良いとすれば相対的にトランジ
スタ寸法を小さく出来、すなわちメモリセルを小
さくすることが出来る。ワード線電位を上昇させ
るにはその上位に位置づけられるデコーダ回路の
電源電圧を高くする必要があるが、通常のICで
は外部から供給される電源電圧は例えばVcc＝
5Vのような低い一定値に定められているので、
上述した高電圧はチツプ内部にブースト回路を設
けてこれにより発生する必要がある。
を上昇させればメモリセルを構成するトランジス
タのgmを増大させワード線電位を上昇させない
場合と同一gmで良いとすれば相対的にトランジ
スタ寸法を小さく出来、すなわちメモリセルを小
さくすることが出来る。ワード線電位を上昇させ
るにはその上位に位置づけられるデコーダ回路の
電源電圧を高くする必要があるが、通常のICで
は外部から供給される電源電圧は例えばVcc＝
5Vのような低い一定値に定められているので、
上述した高電圧はチツプ内部にブースト回路を設
けてこれにより発生する必要がある。
(3) 従来技術と問題点
第１図および第２図に従来のブースト回路例を
示す。第１図のブースト回路BSTはドライバ回
路DVの出力OUTそのものをクロツクφで電源
Vcc以上に突き上げるものであるのに対し、第２
図のブースト回路BSTはドライバ回路DV′の出
力段に与える電源Vcc′をクロツクφで通常の電
源Vcc以上に突き上げ、これにより出力OUTを
Vcc以上にしようとするものである。
示す。第１図のブースト回路BSTはドライバ回
路DVの出力OUTそのものをクロツクφで電源
Vcc以上に突き上げるものであるのに対し、第２
図のブースト回路BSTはドライバ回路DV′の出
力段に与える電源Vcc′をクロツクφで通常の電
源Vcc以上に突き上げ、これにより出力OUTを
Vcc以上にしようとするものである。
第１図のドライバ回路DVはリセツトクロツク
ＲをＨ（ハイ）にしてトランジスタQ2，Q3，Q10，
Q12をオン、出力OUTはＬにした待機状態でトラ
ンジスタQ5を通してトランジスタQ6のゲートに
電荷を蓄え、次いで該クロツクＲをＬ（ロー）に
かつ入力INをＨにするとトランジスタQ2，Q3，
Q10，Q12はオンからオフへ、そしてトランジス
タQ1，Q4はオフからオンへ切換わる。そしてこ
の切換時に過渡的にトランジスタQ6，Q10がオン
の状態が生じてキヤパシタQ8はノードN1側を正
にして入力INにより充電される。この直後にト
ランジスタQ6のゲート電荷はトランジスタQ5，
Q4を通して放電するので該トランジスタQ6はオ
フとなり、またトランジスタQ10，Q12もオフと
なる。トランジスタQ10がオフになるとキヤパシ
タQ8のノードN1側は上昇するのでこれによりト
ランジスタQ9，Q11はオンになり、これによりノ
ードN1の電位は更に上昇して遂には電源以上と
なり、トランジスタQ9，Q11は完全にオンにな
り、出力OUTにはトランジスタQ11を通して電源
電圧Vccが現われる。
ＲをＨ（ハイ）にしてトランジスタQ2，Q3，Q10，
Q12をオン、出力OUTはＬにした待機状態でトラ
ンジスタQ5を通してトランジスタQ6のゲートに
電荷を蓄え、次いで該クロツクＲをＬ（ロー）に
かつ入力INをＨにするとトランジスタQ2，Q3，
Q10，Q12はオンからオフへ、そしてトランジス
タQ1，Q4はオフからオンへ切換わる。そしてこ
の切換時に過渡的にトランジスタQ6，Q10がオン
の状態が生じてキヤパシタQ8はノードN1側を正
にして入力INにより充電される。この直後にト
ランジスタQ6のゲート電荷はトランジスタQ5，
Q4を通して放電するので該トランジスタQ6はオ
フとなり、またトランジスタQ10，Q12もオフと
なる。トランジスタQ10がオフになるとキヤパシ
タQ8のノードN1側は上昇するのでこれによりト
ランジスタQ9，Q11はオンになり、これによりノ
ードN1の電位は更に上昇して遂には電源以上と
なり、トランジスタQ9，Q11は完全にオンにな
り、出力OUTにはトランジスタQ11を通して電源
電圧Vccが現われる。
この出力OUTはブースト回路BSTの容量C1と
負荷となる容量CLをVccまで充電する。然るのち
クロツクφが容量C1のグランド側電極およびト
ランジスタQ7のゲートに印加される。従つてト
ランジスタQ7はオンとなつてノードN1の電位を
引下げ、トランジスタQ9，Q11をオフにする。ト
ランジスタQ10，Q12もオフであるから出力OUT
はドライバ回路から切離され、容量C1のグラン
ド側電極のクロツクφによる突き上げで出力
OUTは容量CL，C1の比に応じてVcc以上に上昇
する（この理由は後述する）。
負荷となる容量CLをVccまで充電する。然るのち
クロツクφが容量C1のグランド側電極およびト
ランジスタQ7のゲートに印加される。従つてト
ランジスタQ7はオンとなつてノードN1の電位を
引下げ、トランジスタQ9，Q11をオフにする。ト
ランジスタQ10，Q12もオフであるから出力OUT
はドライバ回路から切離され、容量C1のグラン
ド側電極のクロツクφによる突き上げで出力
OUTは容量CL，C1の比に応じてVcc以上に上昇
する（この理由は後述する）。
第２図のブースト回路BST′は予めリセツトク
ロツクＲでトランジスタQ13をオンさせて容量C1
をVccまで充電しておき（クロツクＲはその後Ｌ
に落とす）、そしてドライバ回路DV′の動作（第
１図のDVと同様）でノードN1の電位がVcc以上
になつた後にクロツクφを容量C1の対向（グラ
ンド側）電極に印加し、トラジスタQ11を通して
出力OUTをVcc′（＞Vcc）に上昇させるものであ
る。
ロツクＲでトランジスタQ13をオンさせて容量C1
をVccまで充電しておき（クロツクＲはその後Ｌ
に落とす）、そしてドライバ回路DV′の動作（第
１図のDVと同様）でノードN1の電位がVcc以上
になつた後にクロツクφを容量C1の対向（グラ
ンド側）電極に印加し、トラジスタQ11を通して
出力OUTをVcc′（＞Vcc）に上昇させるものであ
る。
ところで、上述のブースト回路の出力OUTは
容量CLと容量C1の比に応じてVcc以上に上昇す
る。この理由を第２図を参照して説明する。
容量CLと容量C1の比に応じてVcc以上に上昇す
る。この理由を第２図を参照して説明する。
第２図において、Vcc′はクロツクφにより突
き上げられて電圧V1になつているとする。クロ
ツクφの電圧Vcc（Ｈレベルの電圧）であるとす
る。この時、容量C1に蓄えられている電荷は
（V1−Vcc）である。
き上げられて電圧V1になつているとする。クロ
ツクφの電圧Vcc（Ｈレベルの電圧）であるとす
る。この時、容量C1に蓄えられている電荷は
（V1−Vcc）である。
そこで、DV′の入力INがＨになつた時トラン
ジスタQ11がオンして、C1に蓄えられている電荷
がトランジスタQ11を介して容量CLに流れ込む。
トランジスタQ11がオンする前後で電荷量は等し
いので、電荷の保存側により次式が成り立つ。
ジスタQ11がオンして、C1に蓄えられている電荷
がトランジスタQ11を介して容量CLに流れ込む。
トランジスタQ11がオンする前後で電荷量は等し
いので、電荷の保存側により次式が成り立つ。
（V1−Vcc）×C1＝CL×Vout
よつて、Vout＝（C1／CL）（V1−Vcc）となり、
VoutはC1とCLの比率に依存する。そのため、例
えばCL＝１、C1＝3.5として、C1の容量をCLの容
量の3.5倍としても、V1＝7V、Vcc＝5Vの場合、
Vout＝7V程度にか上昇しない。勿論C1を大容量
とすれば出力OUTは2Vccに近づくが（φ＝Vcc
として）、大容量はICでは集積度を落とす、及び
容量C1は負荷容量CLは負荷容量CLと並列になる
ので配線容量を増大させる結果を生じる等のこと
を考えればこの改善策は有効でない。
VoutはC1とCLの比率に依存する。そのため、例
えばCL＝１、C1＝3.5として、C1の容量をCLの容
量の3.5倍としても、V1＝7V、Vcc＝5Vの場合、
Vout＝7V程度にか上昇しない。勿論C1を大容量
とすれば出力OUTは2Vccに近づくが（φ＝Vcc
として）、大容量はICでは集積度を落とす、及び
容量C1は負荷容量CLは負荷容量CLと並列になる
ので配線容量を増大させる結果を生じる等のこと
を考えればこの改善策は有効でない。
(4) 発明の目的
本発明は、ブースト用の容量値を低減し、しか
も発生可能な電圧の上限を高めようとするものあ
る。
も発生可能な電圧の上限を高めようとするものあ
る。
(5) 発明の構成
本発明の半導体ブースト回路の基本的な構成
は、電源電圧に充電された節点Ａを、容量を介し
印加するクロツクφによつて更に電源電圧以上に
上昇させる半導体ブースト回路において、該容量
を少なくとも２個と容量C1，C2が直列に接続さ
れた直列容量群とし、該直列容量群C1，C2の各
接点Ａ，Ｂに各々設けられ、入力信号に基づいて
該各接点を駆動する複数のドライバ回路（第３図
におけるDV1，DV2、第５図おけるDV2，DV3、
DV′）を設け、節点Ａより最も遠い位置の前記接
続点に入力するドライバ回路（第５図における
DV3）は前記クロツクφは発生するものであり、
各該ドライバ回路（第３図におけるDV1，DV2、
第５図におけるDV2，DV3）は、ゲートに制御信
号を受けて該接続点をプルアツプさせる第１のト
ランジスタQ11と、入力信号の入力に応答して、
該入力信号を電源電圧以下に上昇させて該第１の
トランジスタQ11の前記制御信号とする回路（第
１図におけるトランジスタQ1〜Q6，キヤパシタ
Q8，トランジスタQ9，トランジスタQ10よりなる
回路）と、前記クロツクφ又は他のドライバ回路
（第３図におけるDV2の出力の立ち上がりに応答
して前記ドライバ回路（第３図におけるDV1，
DV2、第５図におけるDV2の出力をハイインピー
ダンスにする回路とを具備し、前記複数のドライ
バ回路（第３図におけるDV1，DV2、第５図にお
けるDV2，DV3，DV′は、順次入力する前記入力
信号（第３図におけるIN1，IN2、第５図におけ
るIN1，IN2，IN3に応答して、該直列容量群C1，
C2の各接続点Ａ，Ｂを前記節点Ａに近いものか
ら順次略電源電圧まで充電しながら最後に該直列
容量群C1，C2の終端に前記クロツクφを印加す
るようにし、各前記ドライバ回路（第３図におけ
るDV1，DV2，第５図におけるDV2）は、それぞ
れの出力が立ち上がつた後に立ち上がる他のドラ
イバ回路（第３図におけるDV2）の出力又は前記
クロツクφの立ち上がりに応答して出力を順次ハ
イインピーダンスにすることを特徴とする。
は、電源電圧に充電された節点Ａを、容量を介し
印加するクロツクφによつて更に電源電圧以上に
上昇させる半導体ブースト回路において、該容量
を少なくとも２個と容量C1，C2が直列に接続さ
れた直列容量群とし、該直列容量群C1，C2の各
接点Ａ，Ｂに各々設けられ、入力信号に基づいて
該各接点を駆動する複数のドライバ回路（第３図
におけるDV1，DV2、第５図おけるDV2，DV3、
DV′）を設け、節点Ａより最も遠い位置の前記接
続点に入力するドライバ回路（第５図における
DV3）は前記クロツクφは発生するものであり、
各該ドライバ回路（第３図におけるDV1，DV2、
第５図におけるDV2，DV3）は、ゲートに制御信
号を受けて該接続点をプルアツプさせる第１のト
ランジスタQ11と、入力信号の入力に応答して、
該入力信号を電源電圧以下に上昇させて該第１の
トランジスタQ11の前記制御信号とする回路（第
１図におけるトランジスタQ1〜Q6，キヤパシタ
Q8，トランジスタQ9，トランジスタQ10よりなる
回路）と、前記クロツクφ又は他のドライバ回路
（第３図におけるDV2の出力の立ち上がりに応答
して前記ドライバ回路（第３図におけるDV1，
DV2、第５図におけるDV2の出力をハイインピー
ダンスにする回路とを具備し、前記複数のドライ
バ回路（第３図におけるDV1，DV2、第５図にお
けるDV2，DV3，DV′は、順次入力する前記入力
信号（第３図におけるIN1，IN2、第５図におけ
るIN1，IN2，IN3に応答して、該直列容量群C1，
C2の各接続点Ａ，Ｂを前記節点Ａに近いものか
ら順次略電源電圧まで充電しながら最後に該直列
容量群C1，C2の終端に前記クロツクφを印加す
るようにし、各前記ドライバ回路（第３図におけ
るDV1，DV2，第５図におけるDV2）は、それぞ
れの出力が立ち上がつた後に立ち上がる他のドラ
イバ回路（第３図におけるDV2）の出力又は前記
クロツクφの立ち上がりに応答して出力を順次ハ
イインピーダンスにすることを特徴とする。
(b) 発明の実施例
以下、図示の実施例を参照しながら本発明を詳
細に説明する。第３図は本発明の一実施例を示す
概略構成図で、DV1，DV2は第１図のDVと同種
のドライバ回路である。このうちドライバ回路
DV1と容量C1，CLが第１図に相当する。本例は
第１図の構成にドライバ回路DV2と容量C2を加
えたもので、DV2，C1，C2でブースト回路BST
を構成する。ブースト用の容量C1，C2は直列に
接続され、そしてこれらの接続点Ｂにドライバ回
路DV2の出力端が接続される。また直列容量群
C1，C2の一方の端ＡにドライバDV1の出力端を
接続するとき他方の端にクロツクφを印加する。
細に説明する。第３図は本発明の一実施例を示す
概略構成図で、DV1，DV2は第１図のDVと同種
のドライバ回路である。このうちドライバ回路
DV1と容量C1，CLが第１図に相当する。本例は
第１図の構成にドライバ回路DV2と容量C2を加
えたもので、DV2，C1，C2でブースト回路BST
を構成する。ブースト用の容量C1，C2は直列に
接続され、そしてこれらの接続点Ｂにドライバ回
路DV2の出力端が接続される。また直列容量群
C1，C2の一方の端ＡにドライバDV1の出力端を
接続するとき他方の端にクロツクφを印加する。
第４図は動作波形図で、第１のドライバDV1に
対する入力IN1と第２のドライバDV2に対する入
力IN2との間に時間差を持たせてある。動作は次
の通りである。即ち入力IN1がＨとなつて第１の
ドライバDV1のトランジスタQ11（第１図参照、以
下同様）がオンとなつた時点では第２のドライバ
DV2ではトランジスタQ12がオンであり、第１の
容量C1はVcc（DV1）−Q11（DV1）−Ａ−C1−Q12
（DV2）−Vss（DV2）の経路でVccまで充電され
る。次いで入力IN2がＨになると第２のドライバ
回路DV2においてトランジスタQ11がオン、Q12が
オフに反転する。この結果ドライバ回路DV2の出
力で第２の容量C2が充電され、Ｂ点がVccにな
る。尚、この場合図示クロツクφはＬレベルにあ
る。
対する入力IN1と第２のドライバDV2に対する入
力IN2との間に時間差を持たせてある。動作は次
の通りである。即ち入力IN1がＨとなつて第１の
ドライバDV1のトランジスタQ11（第１図参照、以
下同様）がオンとなつた時点では第２のドライバ
DV2ではトランジスタQ12がオンであり、第１の
容量C1はVcc（DV1）−Q11（DV1）−Ａ−C1−Q12
（DV2）−Vss（DV2）の経路でVccまで充電され
る。次いで入力IN2がＨになると第２のドライバ
回路DV2においてトランジスタQ11がオン、Q12が
オフに反転する。この結果ドライバ回路DV2の出
力で第２の容量C2が充電され、Ｂ点がVccにな
る。尚、この場合図示クロツクφはＬレベルにあ
る。
上記のようにＢ点がVccまで上昇すると、これ
は第１図でクロツクφをＨにしたと等価になるの
でDV1の出力端がオフつまりハイインピーダンス
状態となり、Ａ点はVccからV1に上昇する。こ
のV1は従来の出力電圧に相当し、Vcc＝5VでV1
＝7V程度である。本発明ではこのＢ点の電位を
図示のクロツクφで更に上昇させ、最終的にＢ点
電位によるＡ点の突上げを助長する。なおこのと
きドライバDV2ではそのクロツクφを立上げて出
力をハイインピーダンス状態にしておく。かくし
て得られるＡ点の最終電位V2は容量C1，C2の静
電容量が充分大きければ概ね3Vccなるが、実際
上も2Vcc程度には充分なる。尚、この場合C2か
らみてC1，CLは直列であり、容量の直列合成値
は単体より小さいので容量C2は小さくてよい。
またIN2はIN1より遅れて発生させるが、この遅
延はドライバDV1の出力をドライバDV2の入力と
するなどの方法により簡単に得られる。
は第１図でクロツクφをＨにしたと等価になるの
でDV1の出力端がオフつまりハイインピーダンス
状態となり、Ａ点はVccからV1に上昇する。こ
のV1は従来の出力電圧に相当し、Vcc＝5VでV1
＝7V程度である。本発明ではこのＢ点の電位を
図示のクロツクφで更に上昇させ、最終的にＢ点
電位によるＡ点の突上げを助長する。なおこのと
きドライバDV2ではそのクロツクφを立上げて出
力をハイインピーダンス状態にしておく。かくし
て得られるＡ点の最終電位V2は容量C1，C2の静
電容量が充分大きければ概ね3Vccなるが、実際
上も2Vcc程度には充分なる。尚、この場合C2か
らみてC1，CLは直列であり、容量の直列合成値
は単体より小さいので容量C2は小さくてよい。
またIN2はIN1より遅れて発生させるが、この遅
延はドライバDV1の出力をドライバDV2の入力と
するなどの方法により簡単に得られる。
第５図は本発明の他の実施例で、第２図のブー
スト回路に適用した例である。この場合Q13，
Q1，DV′，CLが第２図と相当し、ブースト回路
BET′としては第１図と同種のドライバ回路DV2
および容量C2を追加したものである。尚、DV3
はDV2と同種のドライバ回路であるが、これはク
ロツクφの発生用で第３図では図面上省略されて
いるものである。入力IN1〜IN3はドライバ回路
DV2，DV′，DV3にこの順に供給される。リセツ
ト状態ではトランジスタQ13とドライバ回路DV2
のトランジスタQ12がオンであるから、第１の容
量C1はVcc−Ａ−C1−Ｂ−Q12（DV2）−Vcc
（DV2）の経路で充電され、Ａ点はVccになつて
いる。次にクロツクＲがＬとなり、そして入力
IN1がＨになるとドライバ回路DV2のトランジス
タQ11がオン（Q12はオフ）となり、容量C2はVcc
（DV2）−Q11（DV2）−Ｂ−C2−Q12（DV3）−Vss
（DV3）の経路で充電され、Ｂ点がVccとなる。
Ｂ点がVccになるとＡ点は第４図V1に上昇する。
この状態で入力IN2をＨにしてドライバ回路
DV′のトランジスタQ11をオンにすると、負荷容
量CLには先ずV1なる出力が印加される。この後
更に入力IN3をＨにしてドライバ回路DV3のトラ
ンジスタQ11をオンにするとクロツクφがVccと
なるのでＢ点がV1に、そしてＡ点がV2に上昇す
る。そして最終的に得られるＡ点の電位V2がド
ライバ回路DV′の出力段の電源V′ccとなる。
スト回路に適用した例である。この場合Q13，
Q1，DV′，CLが第２図と相当し、ブースト回路
BET′としては第１図と同種のドライバ回路DV2
および容量C2を追加したものである。尚、DV3
はDV2と同種のドライバ回路であるが、これはク
ロツクφの発生用で第３図では図面上省略されて
いるものである。入力IN1〜IN3はドライバ回路
DV2，DV′，DV3にこの順に供給される。リセツ
ト状態ではトランジスタQ13とドライバ回路DV2
のトランジスタQ12がオンであるから、第１の容
量C1はVcc−Ａ−C1−Ｂ−Q12（DV2）−Vcc
（DV2）の経路で充電され、Ａ点はVccになつて
いる。次にクロツクＲがＬとなり、そして入力
IN1がＨになるとドライバ回路DV2のトランジス
タQ11がオン（Q12はオフ）となり、容量C2はVcc
（DV2）−Q11（DV2）−Ｂ−C2−Q12（DV3）−Vss
（DV3）の経路で充電され、Ｂ点がVccとなる。
Ｂ点がVccになるとＡ点は第４図V1に上昇する。
この状態で入力IN2をＨにしてドライバ回路
DV′のトランジスタQ11をオンにすると、負荷容
量CLには先ずV1なる出力が印加される。この後
更に入力IN3をＨにしてドライバ回路DV3のトラ
ンジスタQ11をオンにするとクロツクφがVccと
なるのでＢ点がV1に、そしてＡ点がV2に上昇す
る。そして最終的に得られるＡ点の電位V2がド
ライバ回路DV′の出力段の電源V′ccとなる。
尚、実施例では２つの容量C1，C2を直列に接
続する場合を例としたが、直列容量群を構成する
容量は３以上でもよく、この場合には各接点を出
力側から順に時間差を持つてVccまで充電するド
ライバ回路を個々を設ければよい。このように直
列容量群を構成する素子数が増えるとドライバ回
路が増える問題があるが、出力は一層高電圧にな
ると共に前述のように負荷側が直列になるのでブ
ースト用容量ぶ減るメリツトはある。
続する場合を例としたが、直列容量群を構成する
容量は３以上でもよく、この場合には各接点を出
力側から順に時間差を持つてVccまで充電するド
ライバ回路を個々を設ければよい。このように直
列容量群を構成する素子数が増えるとドライバ回
路が増える問題があるが、出力は一層高電圧にな
ると共に前述のように負荷側が直列になるのでブ
ースト用容量ぶ減るメリツトはある。
(7) 発明の効果
以下述べたように本発明によれば、ブースト用
容量をそれ程増大させずに電源電圧より遥かに高
い電圧を発生することができる利点が得られる。
なおこの半導体ブースト回路はメモリに限らず、
電源電圧以上の電圧が必要な半導体回路部分に適
宜利用できる。
容量をそれ程増大させずに電源電圧より遥かに高
い電圧を発生することができる利点が得られる。
なおこの半導体ブースト回路はメモリに限らず、
電源電圧以上の電圧が必要な半導体回路部分に適
宜利用できる。
第１図および第２図は従来のブースト回路の説
明図、第３図は本発明の一実施例を示す概略構成
図、第４図はその動作波形図、第５図は本発明の
他の実施例を示す要部回路図である。 図中、DV1，DV′はドライバ回路、DV2は他の
ドライバ回路、DV3はクロツク発生用のドライバ
回路、BST，BST′はブースト回路、C1，C2はブ
ースト用容量、CLは負荷容量、φはクロツクで
ある。
明図、第３図は本発明の一実施例を示す概略構成
図、第４図はその動作波形図、第５図は本発明の
他の実施例を示す要部回路図である。 図中、DV1，DV′はドライバ回路、DV2は他の
ドライバ回路、DV3はクロツク発生用のドライバ
回路、BST，BST′はブースト回路、C1，C2はブ
ースト用容量、CLは負荷容量、φはクロツクで
ある。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧に充電された節点を、容量を介し印
加するクロツクによつて更に電源電圧以上に上昇
させる半導体ブースト回路において、 該容量を少なくとも２個の容量が直列に接続さ
れた直列容量群とし、 該直列容量群の各接続点に各々設けられ、入力
信号に基づいて該各接続点を駆動する複数のドラ
イバ回路を設け、節点より最も遠い位置の前記接
続点に入力するドライバ回路は前記クロツクを発
生するものであり、 各該ドライバ回路は、ゲートに制御信号を受け
て該接続点をプルアツプさせる第１のトランジス
タと、入力信号の入力に応答して、該入力信号を
電源電圧以上に上昇させて該第１のトランジスタ
の前記制御信号とする回路と、前記クロツク又は
他のドライバ回路の出力の立ち上がりに応答して
前記ドライバ回路の出力をハイインピーダンスに
する回路とを具備し、 前記複数のドライバ回路は、順次入力する前記
入力信号に応答して、該直列容量群の各接続点を
前記節点に近いものから順次略電源電圧まで充電
しながら最後に該直列容量群の終端に前記クロツ
クを印加するようにし、各前記ドライバ回路は、
それぞれの出力が立ち上がつた後に立ち上がる他
のドライバ回路の出力又は前記クロツクの立ち上
がりに応答して出力を順次ハイインピーダンスに
することを特徴とする半導体ブースト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180798A JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180798A JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5881325A JPS5881325A (ja) | 1983-05-16 |
| JPH0458206B2 true JPH0458206B2 (ja) | 1992-09-16 |
Family
ID=16089520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180798A Granted JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5881325A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182215A (ja) * | 1984-02-29 | 1985-09-17 | Nec Corp | トランジスタ出力回路 |
| JPS62223889A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体集積回路における昇圧回路 |
| JP4643996B2 (ja) * | 2005-01-24 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | チャージポンプ回路及びその昇圧方法 |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839922A (ja) * | 1971-09-21 | 1973-06-12 | ||
| JPS52120740A (en) * | 1976-04-05 | 1977-10-11 | Ngk Spark Plug Co | Ladder filter using rectangular piezooelectric resonator utilizing profile vibration |
| JPS5931893B2 (ja) * | 1976-04-05 | 1984-08-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
-
1981
- 1981-11-11 JP JP56180798A patent/JPS5881325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5881325A (ja) | 1983-05-16 |
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