JPS6025835B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS6025835B2 JPS6025835B2 JP54010872A JP1087279A JPS6025835B2 JP S6025835 B2 JPS6025835 B2 JP S6025835B2 JP 54010872 A JP54010872 A JP 54010872A JP 1087279 A JP1087279 A JP 1087279A JP S6025835 B2 JPS6025835 B2 JP S6025835B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- capacitor
- circuit
- semiconductor memory
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は１個のトランジスタと１個の容量によって構
成されたメモリセルを複数個用いた半導体記憶回路に関
するものである。
成されたメモリセルを複数個用いた半導体記憶回路に関
するものである。
従来の回路を第１図に示す。
図において１は“１”あるいは“０”のデータを記憶す
るための記憶容量、２は記憶容量１のデータを読み出し
あるいは書き込み、または記憶容量１に蓄えられたデー
タを保持しておくためのスイッチングトランジスタ、１
０は記憶容量１トランジスタ２からなるメモリセル、３
はメモリセル１０‘こデータを伝達するビット線に付髄
する寄生容量、４は記憶容量を形成するのに必要な外部
電源である。一般的に４は半導体記憶回路に使われてい
る電源の中で最も高いレベルのものが使われる。第１図
の回路においてワード線に電圧が印加されたときにビッ
ト線上に読み出される電圧振幅は記憶容量１とビット線
の容量３のそれぞれの電圧と容量で決まり、この関係は
次式で表わされることが一般に知られている（例えば、
Ｋ．Ｕ．Ｓｔｅｉｎａｎｄ 日，ＦｒｉｅｎｄｒｉＣｈ
；“Ａ １−ＭｉＩ２Ｓｉｎｇｅ‐Ｔｒａｎｓｉｓｔ
ｏｒ Ｍｅｍｏｒｙ ｃｅｌｌ ｉｎ ｎ Ｓｉｌｉ
ｃｏｎ−ＧａｔｅＴｅｃｈ皿ｌｏｇｙ”ｉｎ ｌＥＥＥ
ＪＯＵＲＮＡＬ 。
るための記憶容量、２は記憶容量１のデータを読み出し
あるいは書き込み、または記憶容量１に蓄えられたデー
タを保持しておくためのスイッチングトランジスタ、１
０は記憶容量１トランジスタ２からなるメモリセル、３
はメモリセル１０‘こデータを伝達するビット線に付髄
する寄生容量、４は記憶容量を形成するのに必要な外部
電源である。一般的に４は半導体記憶回路に使われてい
る電源の中で最も高いレベルのものが使われる。第１図
の回路においてワード線に電圧が印加されたときにビッ
ト線上に読み出される電圧振幅は記憶容量１とビット線
の容量３のそれぞれの電圧と容量で決まり、この関係は
次式で表わされることが一般に知られている（例えば、
Ｋ．Ｕ．Ｓｔｅｉｎａｎｄ 日，ＦｒｉｅｎｄｒｉＣｈ
；“Ａ １−ＭｉＩ２Ｓｉｎｇｅ‐Ｔｒａｎｓｉｓｔ
ｏｒ Ｍｅｍｏｒｙ ｃｅｌｌ ｉｎ ｎ Ｓｉｌｉ
ｃｏｎ−ＧａｔｅＴｅｃｈ皿ｌｏｇｙ”ｉｎ ｌＥＥＥ
ＪＯＵＲＮＡＬ 。
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＶＯ
Ｌ ＳＣ− ８ ＮＯ．５０Ｃｔ．１９７が．８１露
参照）。△ＶＢ＝吉事学費 ここでＣｓはメモリセルの記憶容量、ＣＢはビット線の
容量、△ＶＢはセルを読み出したときのビット線の電圧
変動分である。
Ｌ ＳＣ− ８ ＮＯ．５０Ｃｔ．１９７が．８１露
参照）。△ＶＢ＝吉事学費 ここでＣｓはメモリセルの記憶容量、ＣＢはビット線の
容量、△ＶＢはセルを読み出したときのビット線の電圧
変動分である。
ＶｓｏとＶＢｏはそれぞれ容量ＣｓとＣＢの読み出し前
の各ノードの電圧である。上式によると読み出された電
圧振幅△ＶＢを増やすには、記憶電圧Ｖｓ。
の各ノードの電圧である。上式によると読み出された電
圧振幅△ＶＢを増やすには、記憶電圧Ｖｓ。
を増やすかビット線の容量ＣＢの記憶容量Ｃｓに対する
比率を小さくするかのいずれかの方法である。このうち
後者の方法は従釆から種々の方法が考えられてきたが前
者の方法は以下に述べる様に充分といえなかった。１ト
ランジスタ１容量のメモリセルを用いた半導体記憶回路
において記憶容量は高い集積度が得られるという理由か
ら、チャネル容量を用いており、そのため記憶容量の一
方の電極はチャネル形成のために、その半導体記憶回路
に使用している最も高い電源に接続されるのが一般的で
ある。
比率を小さくするかのいずれかの方法である。このうち
後者の方法は従釆から種々の方法が考えられてきたが前
者の方法は以下に述べる様に充分といえなかった。１ト
ランジスタ１容量のメモリセルを用いた半導体記憶回路
において記憶容量は高い集積度が得られるという理由か
ら、チャネル容量を用いており、そのため記憶容量の一
方の電極はチャネル形成のために、その半導体記憶回路
に使用している最も高い電源に接続されるのが一般的で
ある。
第２に具体的な１トランジスタと１容量からなるメモリ
セルの断面構造の概略図を示す。第２図において、５０
はＰ型半導体基板、５１，５２はＮ型半導体領域、５３
，５４は酸化膜，５５，５６は電極、であり、Ｎ型半導
体領域５２と合体するチャネル部５２ａ、酸化膜５４ａ
及び電極５５とから記憶容量１を構成しており、Ｐ型半
導体５０、Ｎ型半導体領域５１，５２、酸化膜５３及び
電極５６とからトランジスタ２を構成している。
セルの断面構造の概略図を示す。第２図において、５０
はＰ型半導体基板、５１，５２はＮ型半導体領域、５３
，５４は酸化膜，５５，５６は電極、であり、Ｎ型半導
体領域５２と合体するチャネル部５２ａ、酸化膜５４ａ
及び電極５５とから記憶容量１を構成しており、Ｐ型半
導体５０、Ｎ型半導体領域５１，５２、酸化膜５３及び
電極５６とからトランジスタ２を構成している。
ワード線は電極５６に接続され、ビット線はＮ型半導体
領域５１に接続される。第２図から明らかな様に記憶容
量部の構造はＭＯＳトランジスタと非常によく似ており
いわばドレインのないＭＯＳトランジスタということが
できる。つまり記憶容量の特性はＭＯＳトランジスタの
特性と同一の特性を示すであろうということが容易に推
察できる。いまここでチャネルのできる領域５２ａをト
ランジスタ２のソース、電源の印加される電極５５をト
ランジスタ２のゲートに対応づけると、ゲート電極５５
にＶＤｏの電圧が印加されているときチャネルのできる
領域すなわちソースの電圧Ｖｓｏの最高のレベルは次式
で与えられる。Ｖｓ。
領域５１に接続される。第２図から明らかな様に記憶容
量部の構造はＭＯＳトランジスタと非常によく似ており
いわばドレインのないＭＯＳトランジスタということが
できる。つまり記憶容量の特性はＭＯＳトランジスタの
特性と同一の特性を示すであろうということが容易に推
察できる。いまここでチャネルのできる領域５２ａをト
ランジスタ２のソース、電源の印加される電極５５をト
ランジスタ２のゲートに対応づけると、ゲート電極５５
にＶＤｏの電圧が印加されているときチャネルのできる
領域すなわちソースの電圧Ｖｓｏの最高のレベルは次式
で与えられる。Ｖｓ。
＝Ｖ。Ｄ−ＶＴここでＶＴはチャネルを形成するのに要
する電圧で、絶縁膜の厚さ、誘電率等によって決められ
る。
する電圧で、絶縁膜の厚さ、誘電率等によって決められ
る。
すなわち記憶電圧はゲート電圧（電源電圧）からしきし
・電圧を減じた大きさになる。
・電圧を減じた大きさになる。
本発明は従来の半導体記憶回路の上記欠点を改良するた
めになされたものであり記憶容量のゲ−トに与えられる
電圧をこの半導体記憶回路に用いられている電源電圧よ
りも高くして記憶電圧を高めることを目的としている。
めになされたものであり記憶容量のゲ−トに与えられる
電圧をこの半導体記憶回路に用いられている電源電圧よ
りも高くして記憶電圧を高めることを目的としている。
第３図は、本発明の一実施例を示す回路図である。第３
図において、本発明の回路動作は従来の回路と基本的に
は変わらないが、記憶容量のゲート電極がＶ。。よりも
高い電圧に設定される。第３図は発振回路と昇圧回路を
用いてＶｏｏよりも高い電圧を印加する場合の一実施例
を示している。第４図は第８図の回路をより具体化した
回路の一例を示すものである。第４図において、５は昇
氏のための電荷を供給する昇圧容量ＣＰ、６は上記電荷
の供給に方向性をもたせるための整流用のトランジスタ
、７は昇圧の最終レベルを高めるための電圧を供給する
トランジスタ、８は寄生容量Ｃｔ、９は各々のメモリセ
ルの記憶容量と寄寄生容量の総和を等価的に表わした容
量ＣＮである。第４図の半導体記憶回路において、いま
Ｖｏｏ電源がしや断された状態から投入状態に移ったと
すると、ノードＡとＢはトランジスタ７によってそれぞ
れＶｏｏ−ＶＴおよびＶｏＤ−２ＶＴまで充電される。
このとき同時に発振回路の出力０も振動を始め昇圧が始
まるのであるが考えやすくするために上記各／ードが所
定のレベルになった後で◇が振動すると仮定して説明す
る。いま、上記ノードＡとＢがそれぞれＶｏｏ−ＶＴお
よびＶｏｏ−２ＶＴになったあとＪが立ち上がるとノー
ドＢにはトランジスタ６を通して電荷が供給されそのレ
ベルは次式の分だけ上昇する。
図において、本発明の回路動作は従来の回路と基本的に
は変わらないが、記憶容量のゲート電極がＶ。。よりも
高い電圧に設定される。第３図は発振回路と昇圧回路を
用いてＶｏｏよりも高い電圧を印加する場合の一実施例
を示している。第４図は第８図の回路をより具体化した
回路の一例を示すものである。第４図において、５は昇
氏のための電荷を供給する昇圧容量ＣＰ、６は上記電荷
の供給に方向性をもたせるための整流用のトランジスタ
、７は昇圧の最終レベルを高めるための電圧を供給する
トランジスタ、８は寄生容量Ｃｔ、９は各々のメモリセ
ルの記憶容量と寄寄生容量の総和を等価的に表わした容
量ＣＮである。第４図の半導体記憶回路において、いま
Ｖｏｏ電源がしや断された状態から投入状態に移ったと
すると、ノードＡとＢはトランジスタ７によってそれぞ
れＶｏｏ−ＶＴおよびＶｏＤ−２ＶＴまで充電される。
このとき同時に発振回路の出力０も振動を始め昇圧が始
まるのであるが考えやすくするために上記各／ードが所
定のレベルになった後で◇が振動すると仮定して説明す
る。いま、上記ノードＡとＢがそれぞれＶｏｏ−ＶＴお
よびＶｏｏ−２ＶＴになったあとＪが立ち上がるとノー
ドＢにはトランジスタ６を通して電荷が供給されそのレ
ベルは次式の分だけ上昇する。
△Ｖ＝；章三Ｖ血
次に、信号◇が立ち下つたときは／一ドＡの電圧は昇圧
容量７との結合によって低下するがノ−ドＢの蝿圧はト
ランジスタ６のゲートとソースが短絡されているのでト
ランジスタ６は非導通となり低下しない。
容量７との結合によって低下するがノ−ドＢの蝿圧はト
ランジスタ６のゲートとソースが短絡されているのでト
ランジスタ６は非導通となり低下しない。
従ってでの繰り返し‘こよってノ−ドＢの電圧は徐々に
上昇していくことになる。そしてノードＡの電圧が回路
的に最高レベルに達したときにノードＢのレベルは上昇
が止まる。このときのノードＡの最高レベルは次式の様
になる。Ｖ岬松＝Ｖ血−ＶＴ＋Ｃ；章句Ｖ皿また、この
ときのノードＢのレベルはノードＡからしきし、電圧分
だけ低下した値になる。
上昇していくことになる。そしてノードＡの電圧が回路
的に最高レベルに達したときにノードＢのレベルは上昇
が止まる。このときのノードＡの最高レベルは次式の様
になる。Ｖ岬松＝Ｖ血−ＶＴ＋Ｃ；章句Ｖ皿また、この
ときのノードＢのレベルはノードＡからしきし、電圧分
だけ低下した値になる。
従ってＶ肌凶＝Ｖ血−ＶＴ＋Ｃ；葦；Ｖ血となるが、上
式においてＣＰ》Ｃｔとすることは容易に実現できるの
でＶ′。
式においてＣＰ》Ｃｔとすることは容易に実現できるの
でＶ′。
。＝２（Ｖ。。−Ｖ，）〉Ｖ。。ただし２Ｖ，〈Ｖｏ。
とする。となり記憶電圧を高めることが可能となる。
第１図は従来の半導体記憶回路を示す回路図、第２図は
メモリセルの構造を示す断面図、第３図はこの発明の一
実施例を示す回路図、第４図は３図のより具体的な実施
例を示す回路図、第５図は第４図の回路動作を説明する
ための波形図である。 図において、１は容量、２は絶縁ゲート電界効果トラン
ジスタ、１０はメモリセルである。 なお、図中同一符号は同一又は相当する部分を示す。第
１図 ※２図 第３図 第４図 第５凶
メモリセルの構造を示す断面図、第３図はこの発明の一
実施例を示す回路図、第４図は３図のより具体的な実施
例を示す回路図、第５図は第４図の回路動作を説明する
ための波形図である。 図において、１は容量、２は絶縁ゲート電界効果トラン
ジスタ、１０はメモリセルである。 なお、図中同一符号は同一又は相当する部分を示す。第
１図 ※２図 第３図 第４図 第５凶
Claims (1)
- 【特許請求の範囲】 １ 一方の主電極がビツト線に、ゲート電極がワード線
にそれぞれ接続された絶縁ゲート電界効果トランジスタ
と、一方の電極が前記絶縁ゲート電界効果トランジスタ
の他方の主電極に、他方の電極が直流電圧にそれぞれ接
続された容量とから構成されるメモリセルを備えたもの
において、前記容量の他方の電極に印加される電圧を電
源電圧よりも高くする昇圧手段を設けたことを特徴とす
る半導体記憶回路。 ２ 昇圧手段は、発振回路及びコンデンサとスイツチン
グ素子を含み前記発振回路の出力を受けて昇圧する昇圧
回路からむることを特徴とする特許請求の範囲第１項記
載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54010872A JPS6025835B2 (ja) | 1979-01-31 | 1979-01-31 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54010872A JPS6025835B2 (ja) | 1979-01-31 | 1979-01-31 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105892A JPS55105892A (en) | 1980-08-13 |
| JPS6025835B2 true JPS6025835B2 (ja) | 1985-06-20 |
Family
ID=11762421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54010872A Expired JPS6025835B2 (ja) | 1979-01-31 | 1979-01-31 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025835B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155456A (ja) * | 1985-12-27 | 1987-07-10 | Nobumi Yasuda | 臭気吸引排気装置 |
| JPS6331190U (ja) * | 1986-08-13 | 1988-02-29 | ||
| JPH0464033U (ja) * | 1990-10-12 | 1992-06-01 | ||
| JPH0490829U (ja) * | 1990-12-15 | 1992-08-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805152A (en) * | 1987-09-03 | 1989-02-14 | National Semiconductor Corporation | Refresh cell for a random access memory |
-
1979
- 1979-01-31 JP JP54010872A patent/JPS6025835B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155456A (ja) * | 1985-12-27 | 1987-07-10 | Nobumi Yasuda | 臭気吸引排気装置 |
| JPS6331190U (ja) * | 1986-08-13 | 1988-02-29 | ||
| JPH0464033U (ja) * | 1990-10-12 | 1992-06-01 | ||
| JPH0490829U (ja) * | 1990-12-15 | 1992-08-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105892A (en) | 1980-08-13 |
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