JPH0458532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0458532A JPH0458532A JP17057590A JP17057590A JPH0458532A JP H0458532 A JPH0458532 A JP H0458532A JP 17057590 A JP17057590 A JP 17057590A JP 17057590 A JP17057590 A JP 17057590A JP H0458532 A JPH0458532 A JP H0458532A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に関し、更に詳しくは
半導体製造工程における素子分離工程の微細化を可能に
するｆこめの手法に関するものである。
半導体製造工程における素子分離工程の微細化を可能に
するｆこめの手法に関するものである。
（ロ）従来の技術
ＬＳＩの素子分離工程においては従来はＬＯＣＯ８法二
局所酸化法］て形成する。これは活性領域にＳｉＮ膜を
被着し、それ以外の部分にイオン注入等を経て１μｍ前
後の膜厚が得られる様に酸化を行うと、ＳｉＮか被着し
ていない部分てフィールド酸化膜（〜１μｍ）か成形さ
れる。
局所酸化法］て形成する。これは活性領域にＳｉＮ膜を
被着し、それ以外の部分にイオン注入等を経て１μｍ前
後の膜厚が得られる様に酸化を行うと、ＳｉＮか被着し
ていない部分てフィールド酸化膜（〜１μｍ）か成形さ
れる。
すなわち、第４図は、通常のＬＯＣＯ９法に関しての工
程フローを示す。
程フローを示す。
第４図（ａ）に示すように、例えばＰ型Ｓ】基板４Ｉに
下敷のＳ ＋ ０２膜４２を形成後Ｓ １３Ｎ ＋膜４
３を堆積する。次にフォトレノストでパターン４４を形
成後Ｂ（ボロン）４５をイオン注入する［第４図（ｂ）
参照］。その後残存しｒこ５ｉｓＮ４膜４３およびＳ１
０．膜４２をもとに酸化工程を行い、フィールドＳｉＯ
２膜４６を形成するＥ第４図（ｃ）参、照コ 。
下敷のＳ ＋ ０２膜４２を形成後Ｓ １３Ｎ ＋膜４
３を堆積する。次にフォトレノストでパターン４４を形
成後Ｂ（ボロン）４５をイオン注入する［第４図（ｂ）
参照］。その後残存しｒこ５ｉｓＮ４膜４３およびＳ１
０．膜４２をもとに酸化工程を行い、フィールドＳｉＯ
２膜４６を形成するＥ第４図（ｃ）参、照コ 。
この様に活性領域Ｓ間の分離を厚い酸化膜で分離する方
法においては、フィールド酸化膜形成時にＳｉＮ膜４３
の端部に５ｉＯｚが侵入し、いわゆるバーズビーク４７
ができて［第５図（ａ）参照コ、チャンネル幅か実効的
に減少する。第５図（ｂ）に下敷ＳｉＯ２膜厚によるバ
ーズビーク長Ｑの変化を示す。第５図（ｂ）から、バー
ズビーク長が片側で０６〜１．０μｍになるにめマスク
サイズからのノットは１２〜２０μｍに至ることがわか
る。
法においては、フィールド酸化膜形成時にＳｉＮ膜４３
の端部に５ｉＯｚが侵入し、いわゆるバーズビーク４７
ができて［第５図（ａ）参照コ、チャンネル幅か実効的
に減少する。第５図（ｂ）に下敷ＳｉＯ２膜厚によるバ
ーズビーク長Ｑの変化を示す。第５図（ｂ）から、バー
ズビーク長が片側で０６〜１．０μｍになるにめマスク
サイズからのノットは１２〜２０μｍに至ることがわか
る。
このにめＳ Ｉ Ｎ ＠の端をフィールド部の内側まで
伸ばしてバーズビーク長を短くするオフセットロコス法
（Ｏ５ＥＬＯ法）か提案されている。
伸ばしてバーズビーク長を短くするオフセットロコス法
（Ｏ５ＥＬＯ法）か提案されている。
すなわち、第３図（ａ）に示すように、Ｓｉ基板３１上
に、下敷きのＳｉｎ、膜３２、ＳｉＮ膜３３、酸化膜（
ＨＴＯ膜）３４を堆積する。次に、レジストマスクを用
いてパターン３５を形成する［第３図（ｂ）参照コ。さ
らに、ＳｉＮ膜３６、ＨＴｏ膜（酸化膜）３７をデポジ
ットする［第３図（ｃ）参照コ。続いて、ドライエツチ
ャーによりエッチバックし、窓３５ａをあけるとともに
、窓部３５ａにイオン注入を行う７第３図（ｄ）参照コ
。この際、例えば、１Ｂ°を注入する。モして、不純物
層３８を形成「第３図（ｅ）参照コした後、ウェットエ
ツチングにより、酸化膜３４．３７を除去し７第３図（
ｆ）参照２、第３図（ｇ）に示すように、Ｌａｃｏｓ酸
化（１０５０℃）を行う。ＬＯＧＯＳ膜３９を形成後、
ＳｉＮ膜３３，３６および５ｌｏｚ膜３２を除去するＬ
第３図（ｈ）参照］。
に、下敷きのＳｉｎ、膜３２、ＳｉＮ膜３３、酸化膜（
ＨＴＯ膜）３４を堆積する。次に、レジストマスクを用
いてパターン３５を形成する［第３図（ｂ）参照コ。さ
らに、ＳｉＮ膜３６、ＨＴｏ膜（酸化膜）３７をデポジ
ットする［第３図（ｃ）参照コ。続いて、ドライエツチ
ャーによりエッチバックし、窓３５ａをあけるとともに
、窓部３５ａにイオン注入を行う７第３図（ｄ）参照コ
。この際、例えば、１Ｂ°を注入する。モして、不純物
層３８を形成「第３図（ｅ）参照コした後、ウェットエ
ツチングにより、酸化膜３４．３７を除去し７第３図（
ｆ）参照２、第３図（ｇ）に示すように、Ｌａｃｏｓ酸
化（１０５０℃）を行う。ＬＯＧＯＳ膜３９を形成後、
ＳｉＮ膜３３，３６および５ｌｏｚ膜３２を除去するＬ
第３図（ｈ）参照］。
本方法ではマスクからのノットか抑えられるため微細化
において有利であるか反面次の様を問題点かある。
において有利であるか反面次の様を問題点かある。
（ハ）発明か解決しようとする課題
】１局所酸化時のバーズビーク長を抑えるためにＳｉＮ
膜のオフセット幅を長くする必要かある。
膜のオフセット幅を長くする必要かある。
このｆこめに、下敷の５ｊＯｚ膜とＳｉＮ膜を厚膜化す
る必要がありエツチング時に下地のＳｉ○、のバラツキ
やエツチング均一性のバラツキにより下地のＳｉが掘れ
すぎて溝となって後の工程での不良につながる。
る必要がありエツチング時に下地のＳｉ○、のバラツキ
やエツチング均一性のバラツキにより下地のＳｉが掘れ
すぎて溝となって後の工程での不良につながる。
２、またこの様な膜厚下で５ｉＯｚ（局所酸化）を成長
させた場合に強いストレス（応力）を受け、フィールド
酸化部にダメージの発生する可能性がある。
させた場合に強いストレス（応力）を受け、フィールド
酸化部にダメージの発生する可能性がある。
すなわち、具体的に、第２図（ａ）に示す様に、Ｓｉ基
板３１上に堆積された、５１０２膜３２／Ｓ ｉＮ膜３
３ ／ Ｓ ｉ Ｏ２膜３４が所定のレジストパターン
をマスクにエツチングされる際に、膜厚バラツキ、エツ
チングバラツキにより、Ｓｉか掘れすぎる箇所３１ａか
生じる。この掘れすぎる箇所３１ａを有するＳｉ基板３
１上に、酸化膜３７の堆積Ｃ第２図（ｂ）；、エッチバ
ック工程Ｅ第２図（ｃ）：、・を行い、第２図（ｄ）に
示すように、酸化を経ｆニウェハ−４０は、第２図（ｅ
）に示すように、ストレスダメージ、Ｓｉの溝の発生す
る可能性がある。
板３１上に堆積された、５１０２膜３２／Ｓ ｉＮ膜３
３ ／ Ｓ ｉ Ｏ２膜３４が所定のレジストパターン
をマスクにエツチングされる際に、膜厚バラツキ、エツ
チングバラツキにより、Ｓｉか掘れすぎる箇所３１ａか
生じる。この掘れすぎる箇所３１ａを有するＳｉ基板３
１上に、酸化膜３７の堆積Ｃ第２図（ｂ）；、エッチバ
ック工程Ｅ第２図（ｃ）：、・を行い、第２図（ｄ）に
示すように、酸化を経ｆニウェハ−４０は、第２図（ｅ
）に示すように、ストレスダメージ、Ｓｉの溝の発生す
る可能性がある。
すなわち、ストレスによるダメージ部３９ａ１Ｓｉの掘
れすぎによる溝３９ｂが形成されるおそれがあり、後の
工程で、レジスト残り等が発生する。
れすぎによる溝３９ｂが形成されるおそれがあり、後の
工程で、レジスト残り等が発生する。
本発明はＬＳ Ｉｆ）製造工程時における上記問題点の
解決を図るためのしので、下地Ｓ１の掘れ量を低減し、
かつストレスを緩和するのに有効な方法を提供するもの
である。
解決を図るためのしので、下地Ｓ１の掘れ量を低減し、
かつストレスを緩和するのに有効な方法を提供するもの
である。
（ニ）課題を解決するための手段及び作用この発明は、
Ｓ１基板上に、オフセットロコス法を用いて素子分離部
を形成するに際して、（ｉ）Ｓｉ基板上に、全面に、下
敷の５ｉＯｙ膜、第１のＳｉＮ膜、第１のＳｉＯ２膜を
順次積層し、（１１）フォトレノストパターンを用いて
素子分離部形成領成上に、上記第１の５ｉ０２膜及び第
１のＳｉＮ膜を除去し、さらに上記下敷のＳｉＯ２膜を
途中まで除去してＳ１基板上に下敷の５ｉＯｙを残存さ
せながら窓を形成し、（ｉｉｉ）続いて、ウェットエツ
チングを用いて残在された下敷のＳｉｎ、膜を除去して
窓側壁のＳｉＮ膜直下における素子分離部形成領域にア
ンダーカット部を形成し、（ＩＶ）窓を含むＳｉ基板上
に、全面に、第２のＳｉＮ膜、サイドウオール形成用の
第２の５１０２膜を順次積層した後、エッチバックをお
こなって窓側壁面部にサイドウオールを形成し、（■）
イオン注入をおこなってＳｉ基板上の素子分離部形成領
域に不純物層を形成し、（Ｖｌ）サイドウオールおよび
残存する第１のＳｉＯｘ膜を除去した後、Ｓｉ基板上に
、全面に、熱酸化をおこなってＳ ｉＯｔのロコス酸化
膜を形成し、続いて表面の５ｉ０２膜およびすへてのＳ
ｉＮ膜を除去して素子分離部を形成することを特徴とす
る半導体装置の製造方法である。
Ｓ１基板上に、オフセットロコス法を用いて素子分離部
を形成するに際して、（ｉ）Ｓｉ基板上に、全面に、下
敷の５ｉＯｙ膜、第１のＳｉＮ膜、第１のＳｉＯ２膜を
順次積層し、（１１）フォトレノストパターンを用いて
素子分離部形成領成上に、上記第１の５ｉ０２膜及び第
１のＳｉＮ膜を除去し、さらに上記下敷のＳｉＯ２膜を
途中まで除去してＳ１基板上に下敷の５ｉＯｙを残存さ
せながら窓を形成し、（ｉｉｉ）続いて、ウェットエツ
チングを用いて残在された下敷のＳｉｎ、膜を除去して
窓側壁のＳｉＮ膜直下における素子分離部形成領域にア
ンダーカット部を形成し、（ＩＶ）窓を含むＳｉ基板上
に、全面に、第２のＳｉＮ膜、サイドウオール形成用の
第２の５１０２膜を順次積層した後、エッチバックをお
こなって窓側壁面部にサイドウオールを形成し、（■）
イオン注入をおこなってＳｉ基板上の素子分離部形成領
域に不純物層を形成し、（Ｖｌ）サイドウオールおよび
残存する第１のＳｉＯｘ膜を除去した後、Ｓｉ基板上に
、全面に、熱酸化をおこなってＳ ｉＯｔのロコス酸化
膜を形成し、続いて表面の５ｉ０２膜およびすへてのＳ
ｉＮ膜を除去して素子分離部を形成することを特徴とす
る半導体装置の製造方法である。
すなわち、この発明は、下敷のＳｉＯ２膜、ＳｉＮ膜を
形成後フォトレジストパターンを用いてエツチングしｆ
こ後、少なくとも１００Ａ、以上のＳｉＯ２膜をエツチ
ングするウェット処理工程を行うことにより、下地Ｓ１
の掘ｆｌｌを抑え、かつロコス酸化膜形成時にＳｉＮ及
びロコス酸化膜に作用する応力を緩和できる方法を提供
する事により構成されるものである。
形成後フォトレジストパターンを用いてエツチングしｆ
こ後、少なくとも１００Ａ、以上のＳｉＯ２膜をエツチ
ングするウェット処理工程を行うことにより、下地Ｓ１
の掘ｆｌｌを抑え、かつロコス酸化膜形成時にＳｉＮ及
びロコス酸化膜に作用する応力を緩和できる方法を提供
する事により構成されるものである。
（ホ）実施例
以下図面に示す実施例に基づいてこの発明を詳述する。
なおこれによってこの発明は限定されるものではない。
第１図は本発明による素子分離形成工程の一実施例を示
し、几ものである。
し、几ものである。
まず、第１図（ａ）に示すように、Ｓｉ基板１上に下敷
の５ｉＯ＝膜２、ＳｉＮ膜３を形成後、フォトレノスト
４を塗布し、所望のパターン５を、マスク４を用いて露
光、現像する二とによって形成する二第１図（ｂ）参照
ｊ０ この際、ドライエツチング装置を用いてパターン５を下
敷のＳｉＯ２、ＳｉＮとエツチングを続は適当な膜厚だ
け５ＩＯ２膜２ａを残す。
の５ｉＯ＝膜２、ＳｉＮ膜３を形成後、フォトレノスト
４を塗布し、所望のパターン５を、マスク４を用いて露
光、現像する二とによって形成する二第１図（ｂ）参照
ｊ０ この際、ドライエツチング装置を用いてパターン５を下
敷のＳｉＯ２、ＳｉＮとエツチングを続は適当な膜厚だ
け５ＩＯ２膜２ａを残す。
さらにウェットエツチングを用いて残存のＳｉＯ２膜２
ａをエツチングするとともに、ＳｉＮ膜３のノくターン
１３の下に１００ Ａ種変のアンダーカット部１４を生
じさせる［第１図（ｃ）参照］。
ａをエツチングするとともに、ＳｉＮ膜３のノくターン
１３の下に１００ Ａ種変のアンダーカット部１４を生
じさせる［第１図（ｃ）参照］。
この後、オフセットＳｉＮ形成用のＳｉＮ膜６を堆積し
、さらにＳｉＯ！膜（ＨＴＯ膜）７を堆積し［第１図（
ｄ）参照］、エッチバック工程によりウェハーを全面エ
ツチングし、サイドウオール７ａを作成する［第１図（
ｅ）参照コ。
、さらにＳｉＯ！膜（ＨＴＯ膜）７を堆積し［第１図（
ｄ）参照］、エッチバック工程によりウェハーを全面エ
ツチングし、サイドウオール７ａを作成する［第１図（
ｅ）参照コ。
この際、アンダーカット部１４によりＳｉＮ膜６と５ｉ
Ｏｐ膜２間には空隙１５か生じる。また、イオン注入の
窓１６が形成される。
Ｏｐ膜２間には空隙１５か生じる。また、イオン注入の
窓１６が形成される。
しかる後、窓１６に”Ｂ ”のイオン４５を注入し、不
純物層８を形成し［第１図（ｆ）参照］、５ｉ０ｚ膜７
ｉ、４を除去し［第１図（ｇ）参照コ、１０５０℃でロ
コス酸化をおこない、５ｉＯｙのロコス酸化部１９を形
成し「第１図（ｈ）参照〕、次いで表面のＳｉＯ２膜お
よびすべてのＳｉＮ膜３．６を除去してＬＯＧＯ５膜９
を形成する７第１図（ｉ）参照２゜ 本方法では、アンダーカプト部を設けた状態でＬＯＧＯ
Ｓ膜を形成するようにしたので、従来のオフセットロコ
ス膜て形成しＴニパターンに比へて８１の掘れすぎによ
る形状不良かなく、またロコス酸化膜の上下に発生する
応力をオフセットＳｉＮ膜で緩和しているため不良なロ
コス酸化膜が得られる。
純物層８を形成し［第１図（ｆ）参照］、５ｉ０ｚ膜７
ｉ、４を除去し［第１図（ｇ）参照コ、１０５０℃でロ
コス酸化をおこない、５ｉＯｙのロコス酸化部１９を形
成し「第１図（ｈ）参照〕、次いで表面のＳｉＯ２膜お
よびすべてのＳｉＮ膜３．６を除去してＬＯＧＯ５膜９
を形成する７第１図（ｉ）参照２゜ 本方法では、アンダーカプト部を設けた状態でＬＯＧＯ
Ｓ膜を形成するようにしたので、従来のオフセットロコ
ス膜て形成しＴニパターンに比へて８１の掘れすぎによ
る形状不良かなく、またロコス酸化膜の上下に発生する
応力をオフセットＳｉＮ膜で緩和しているため不良なロ
コス酸化膜が得られる。
（へ）発明の効果
以上のようにこの発明によれば、ＬＳＩの素子分離工程
に、いわゆるオフセットロコス法を用いる際に、シリコ
ン基板上にＳｉＯ２膜を形成し、次にＳ ｉ Ｎ膜を形
成し、次にＳｉＯ２膜を堆積したのちフォトレノストパ
ターンを用いてエツチングした後に、少なくとも１００
Å以上のＳｉＯ２膜をエツチングするウェット処理工程
を行うことにより、エツチング時のバラツキや堆積膜の
バラツキによるウェハー内の部分的な下地Ｓｉの掘れ量
を最小限に抑制でき、プロセス上のマージンを向上する
事か可能である。
に、いわゆるオフセットロコス法を用いる際に、シリコ
ン基板上にＳｉＯ２膜を形成し、次にＳ ｉ Ｎ膜を形
成し、次にＳｉＯ２膜を堆積したのちフォトレノストパ
ターンを用いてエツチングした後に、少なくとも１００
Å以上のＳｉＯ２膜をエツチングするウェット処理工程
を行うことにより、エツチング時のバラツキや堆積膜の
バラツキによるウェハー内の部分的な下地Ｓｉの掘れ量
を最小限に抑制でき、プロセス上のマージンを向上する
事か可能である。
また、ロコス酸化膜形成時に、Ｓ ｉＮ及びロコス酸化
膜に作用する応力による結晶の欠陥等を緩和でき、結晶
欠陥等によって生じる電気的な不良（リーク他）を防止
できる効果がある。
膜に作用する応力による結晶の欠陥等を緩和でき、結晶
欠陥等によって生じる電気的な不良（リーク他）を防止
できる効果がある。
第１図はこの発明の一実施例を示すオフセットロコス工
程の製造工程説明図、第２図は従来例のオフセットロコ
ス工程時に発生する不良を説明する１こめの製造工程説
明図、第３図は従来例のオフセットロコス工程の製造工
程説明図、第４図は通常のＬＯＣＯ３法を説明するため
の製造工程説明図、第５図（ａ）および（ｂ）はそれぞ
れ第４図の通常のＬＯＧＯＳ工程における欠点を説明す
るための要部構成説明図および下敷Ｓｉｎ、膜厚対バー
ズビーク長特性図である。 ４・・・・・第１のＳｉＯ２膜、 ５ ・・・・第１のパターン（窓）、 ６・・・・・第２のＳｉＮ膜、 ７・・・・・第２のＳｉＣ，膜、 ７ａ ・・・サイドウオール、 ８・・・・・・不純物拡散層、 ９・・・・・ＬＯＣＯ５酸化膜（Ｓｉｆｔ膜）、１３・
・・ 第２のパターン、 １４・・・・・アンダーカット部。 ｌ ・・・５１基板、 ２・・・下敷の５ｉＯ＝膜、 ３・・・第１のＳｉＮ膜、 第２図 １３図 第４図 第５図 １右５ｉ０２！ｇＡ７％ （ｎｍ）
程の製造工程説明図、第２図は従来例のオフセットロコ
ス工程時に発生する不良を説明する１こめの製造工程説
明図、第３図は従来例のオフセットロコス工程の製造工
程説明図、第４図は通常のＬＯＣＯ３法を説明するため
の製造工程説明図、第５図（ａ）および（ｂ）はそれぞ
れ第４図の通常のＬＯＧＯＳ工程における欠点を説明す
るための要部構成説明図および下敷Ｓｉｎ、膜厚対バー
ズビーク長特性図である。 ４・・・・・第１のＳｉＯ２膜、 ５ ・・・・第１のパターン（窓）、 ６・・・・・第２のＳｉＮ膜、 ７・・・・・第２のＳｉＣ，膜、 ７ａ ・・・サイドウオール、 ８・・・・・・不純物拡散層、 ９・・・・・ＬＯＣＯ５酸化膜（Ｓｉｆｔ膜）、１３・
・・ 第２のパターン、 １４・・・・・アンダーカット部。 ｌ ・・・５１基板、 ２・・・下敷の５ｉＯ＝膜、 ３・・・第１のＳｉＮ膜、 第２図 １３図 第４図 第５図 １右５ｉ０２！ｇＡ７％ （ｎｍ）
Claims (1)
- 【特許請求の範囲】 １、Ｓｉ基板上に、オフセットロコス法を用いて素子分
離部を形成するに際して、 （ｉ）Ｓｉ基板上に、全面に、下敷のＳｉＯ＿２膜、第
１のＳｉＮ膜、第１のＳｉＯ＿２膜を順次積層し、（ｉ
ｉ）フォトレジストパターンを用いて素子分離部形成領
域上に、上記第１のＳｉＯ＿２膜及び第１のＳｉＮ膜を
除去し、さらに上記下敷のＳｉＯ＿２膜を途中まで除去
してＳｉ基板上に下敷のＳｉＯ＿２を残存させながら窓
を形成し、 （ｉｉｉ）続いて、ウェットエッチングを用いて残在さ
れた下敷のＳｉＯ＿２膜を除去して窓側壁のＳｉＮ膜直
下における素子分離部形成領域にアンダーカット部を形
成し、 （ｉｖ）窓を含むＳｉ基板上に、全面に、第２のＳｉＮ
膜、サイドウォール形成用の第２のＳｉＯ＿２膜を順次
積層した後、エッチバックをおこなって窓側壁面部にサ
イドウォールを形成し、 （ｖ）イオン注入をおこなってＳｉ基板上の素子分離部
形成領域に不純物層を形成し、 （ｖｉ）サイドウォールおよび残存する第１のＳｉＯ＿
２膜を除去した後、Ｓｉ基板上に、全面に、熱酸化をお
こなってＳｉＯ＿２のロコス酸化膜を形成し、続いて表
面のＳｉＯ＿２膜およびすべてのＳｉＮ膜を除去して素
子分離部を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17057590A JPH0458532A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17057590A JPH0458532A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458532A true JPH0458532A (ja) | 1992-02-25 |
Family
ID=15907382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17057590A Pending JPH0458532A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458532A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970053451A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| US5714781A (en) * | 1995-04-27 | 1998-02-03 | Nippondenso Co., Ltd. | Semiconductor device having a gate electrode in a grove and a diffused region under the grove |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US5972778A (en) * | 1994-06-24 | 1999-10-26 | Nec Corporation | Method of fabricating semiconductor device |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1990
- 1990-06-27 JP JP17057590A patent/JPH0458532A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US5972778A (en) * | 1994-06-24 | 1999-10-26 | Nec Corporation | Method of fabricating semiconductor device |
| US5714781A (en) * | 1995-04-27 | 1998-02-03 | Nippondenso Co., Ltd. | Semiconductor device having a gate electrode in a grove and a diffused region under the grove |
| KR970053451A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
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