JPH0458539A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH0458539A JPH0458539A JP2171906A JP17190690A JPH0458539A JP H0458539 A JPH0458539 A JP H0458539A JP 2171906 A JP2171906 A JP 2171906A JP 17190690 A JP17190690 A JP 17190690A JP H0458539 A JPH0458539 A JP H0458539A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- power transistor
- heat sink
- integrated circuit
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は混成集積回路装置のヒートシンクに関するも
のである。
のである。
第４図は従来の混成集積回路装置の構成を示す平面図、
第５図は第４図の平面図、第６図及び第７図は第４図の
Ａ部を拡大した拡大図である。図に於いて、（１）はヒ
ートシンク、（３）はハンダ（２）を介してハンダ付さ
れたパワートランジスタチップ、（４）は基板（５）を
貼付けるヒートシンクの打上げステージ、（６）はパワ
ートランジスタチップ（３）と、基板（５）を接続する
アルミワイヤ、（７）はパワートランジスタチップ（３
）をハンダ付する際に、位置決めするヒートシンクの打
上げダボである。（８）はヒートシンクの表面にハンダ
付可能な表面処理を施している。
第５図は第４図の平面図、第６図及び第７図は第４図の
Ａ部を拡大した拡大図である。図に於いて、（１）はヒ
ートシンク、（３）はハンダ（２）を介してハンダ付さ
れたパワートランジスタチップ、（４）は基板（５）を
貼付けるヒートシンクの打上げステージ、（６）はパワ
ートランジスタチップ（３）と、基板（５）を接続する
アルミワイヤ、（７）はパワートランジスタチップ（３
）をハンダ付する際に、位置決めするヒートシンクの打
上げダボである。（８）はヒートシンクの表面にハンダ
付可能な表面処理を施している。
つきに動作について説明する。第６図に於いてハンダ（
２）は成形されたペレット−凡ンダを、アルミヒートシ
ンク上の所定の位置、即ち、打上げステージ（４）と、
打上げダボ（７）か取囲む位置に置き、その上に、パワ
ートランジスタチップ（３）を重ね、環元雰囲気炉を通
して、ハンダ付けか行われる。
２）は成形されたペレット−凡ンダを、アルミヒートシ
ンク上の所定の位置、即ち、打上げステージ（４）と、
打上げダボ（７）か取囲む位置に置き、その上に、パワ
ートランジスタチップ（３）を重ね、環元雰囲気炉を通
して、ハンダ付けか行われる。
その後、基板（５）をヒートシンク（１）に貼付け、ア
ルミワイヤ（６）によって、パワートランジスタチップ
（３）と、基板（５）を接続する。第７図は、ハンダ付
の際ハンダ（２）か、広範囲に流れた場合を示し、第６
図は、ハンダ（２）か流れなかった場合を示している。
ルミワイヤ（６）によって、パワートランジスタチップ
（３）と、基板（５）を接続する。第７図は、ハンダ付
の際ハンダ（２）か、広範囲に流れた場合を示し、第６
図は、ハンダ（２）か流れなかった場合を示している。
従来の混成集積回路のアルミヒートシンクの形状は、以
上の様に構成されているので、パワートランジスタチソ
プを位置決めする４ケ所の打上げダホにより構成されて
いるため、ハンダの流れ出し、防止については、効果か
無かった。
上の様に構成されているので、パワートランジスタチソ
プを位置決めする４ケ所の打上げダホにより構成されて
いるため、ハンダの流れ出し、防止については、効果か
無かった。
ハンダ流れのバラツキは、ヒートシンクの表面処理、ハ
ンダ付する環元雰囲気炉の温度と時間、等のバラツキに
よって生し、第７図のハンダ厚みｔ′は、第６図のハン
ダ厚みｔの％に及ぶこともある。ハンダ厚みのバラツキ
は、パワートランジスタの熱抵抗のバラツキに影響し、
熱衝撃によるハンダクラックの発生に影響し、且つ、後
工程のパッケージ工程に、支障を来たす等の問題点かあ
った。
ンダ付する環元雰囲気炉の温度と時間、等のバラツキに
よって生し、第７図のハンダ厚みｔ′は、第６図のハン
ダ厚みｔの％に及ぶこともある。ハンダ厚みのバラツキ
は、パワートランジスタの熱抵抗のバラツキに影響し、
熱衝撃によるハンダクラックの発生に影響し、且つ、後
工程のパッケージ工程に、支障を来たす等の問題点かあ
った。
この発明は、上記の様な問題点を解消するためになされ
たもので、パワートランジスタ下のハンダ厚みを一定に
出来る形状を得ることを目的とする。
たもので、パワートランジスタ下のハンダ厚みを一定に
出来る形状を得ることを目的とする。
この発明に係る混成集積回路装置は、ヒートシンクの所
定の位置に、ハンダ流れ防止堰を設け、ハンダ厚みを一
定にしたものである。
定の位置に、ハンダ流れ防止堰を設け、ハンダ厚みを一
定にしたものである。
［実施例〕
第１図は、この発明の一実施例による混成集積回路装置
の平面図、第２図は平面図、第３図は第２図のＡ部を拡
大した拡大断面図である。図において、（１）〜（６）
（８）は従来のものと同様である。（９）はパワート
ランジスタ（３）下のハンダ（２）の流れを防止する堰
である。
の平面図、第２図は平面図、第３図は第２図のＡ部を拡
大した拡大断面図である。図において、（１）〜（６）
（８）は従来のものと同様である。（９）はパワート
ランジスタ（３）下のハンダ（２）の流れを防止する堰
である。
ここで、ヒートシンク（１）の基板貼付部打上げステー
ジ（４）と、ハンダ流れ防止堰（９）は、同し高さに、
同一金型でプレスされ、パワートランジスタハンダ付部
を凹型に、取囲む様に形成される。
ジ（４）と、ハンダ流れ防止堰（９）は、同し高さに、
同一金型でプレスされ、パワートランジスタハンダ付部
を凹型に、取囲む様に形成される。
次に動作について説明する。パワートランジスタのハン
ダ付は、ヒートシンク凹部に、ペレットハンダを置き、
パワートランジスタチップ（３）を重ね、従来技術と同
しく、環元雰囲気炉を通して、ハンダ融着される、この
時、ヒートシンクを表面処理後プレスされているため、
打上げられた堰（９）の側面及び、基板貼付ステージ（
４）の側面に、ハンダは付着せず、這い上ることはない
。
ダ付は、ヒートシンク凹部に、ペレットハンダを置き、
パワートランジスタチップ（３）を重ね、従来技術と同
しく、環元雰囲気炉を通して、ハンダ融着される、この
時、ヒートシンクを表面処理後プレスされているため、
打上げられた堰（９）の側面及び、基板貼付ステージ（
４）の側面に、ハンダは付着せず、這い上ることはない
。
従って、ハンダ厚みｔは一定となる。
次工程は、従来技術と同じく、パワートランジスタチッ
プと基板を、ワイヤボンドによって、接続される。
プと基板を、ワイヤボンドによって、接続される。
以上の様にこの発明によれば、ヒートシンクのパワート
ランジスタチップハンダ付部に、それを取囲む堰を形成
することにより、パワートランジスタと、ヒートシンク
間のハンダ厚みを、一定にすることか出来、パワートラ
ンジスタの熱抵抗のバラツキを抑え、耐熱衝撃性の向上
を図ることかてきるという効果がある。
ランジスタチップハンダ付部に、それを取囲む堰を形成
することにより、パワートランジスタと、ヒートシンク
間のハンダ厚みを、一定にすることか出来、パワートラ
ンジスタの熱抵抗のバラツキを抑え、耐熱衝撃性の向上
を図ることかてきるという効果がある。
第１図は、この発明の一実施例による混成集積（３）は
パワートランジスタチップ、（４）はヒートシンク打上
げステージ、（５）は混成集積回路基板、（６）はアル
ミワイヤ、（７）はパワートランジスタハンダ付位置決
めダホ、（８）はヒートシンク表面処理部、（９）はヒ
ートシンクハンダ流れ防止堰である。 なお、図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄回路装置の
平面図、第５図は正面図、第６図はハンダ流れが無い場
合の第５図Ａ部の拡大図、第７図はハンダ流れか発生し
た場合の第５ＩＮＡ部の拡大面図である。 図において、（１）はヒートシンク、（２）はハンダ、
第１図 第２図 第４図 第５図
パワートランジスタチップ、（４）はヒートシンク打上
げステージ、（５）は混成集積回路基板、（６）はアル
ミワイヤ、（７）はパワートランジスタハンダ付位置決
めダホ、（８）はヒートシンク表面処理部、（９）はヒ
ートシンクハンダ流れ防止堰である。 なお、図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄回路装置の
平面図、第５図は正面図、第６図はハンダ流れが無い場
合の第５図Ａ部の拡大図、第７図はハンダ流れか発生し
た場合の第５ＩＮＡ部の拡大面図である。 図において、（１）はヒートシンク、（２）はハンダ、
第１図 第２図 第４図 第５図
Claims (1)
- 混成集積回路に於いて、ヒートシンクにパワートラン
ジスタチップをハンダ付する所定の位置を取囲む堰を設
けたことを、特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171906A JPH0458539A (ja) | 1990-06-27 | 1990-06-27 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171906A JPH0458539A (ja) | 1990-06-27 | 1990-06-27 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458539A true JPH0458539A (ja) | 1992-02-25 |
Family
ID=15932022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171906A Pending JPH0458539A (ja) | 1990-06-27 | 1990-06-27 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009595A1 (fr) * | 1997-08-19 | 1999-02-25 | Hitachi, Ltd. | Structure de module a puces multiples et son procede de fabrication |
| JP2003243565A (ja) * | 2002-02-07 | 2003-08-29 | Motorola Inc | パッケージ化半導体装置およびその製作方法 |
-
1990
- 1990-06-27 JP JP2171906A patent/JPH0458539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009595A1 (fr) * | 1997-08-19 | 1999-02-25 | Hitachi, Ltd. | Structure de module a puces multiples et son procede de fabrication |
| JP2003243565A (ja) * | 2002-02-07 | 2003-08-29 | Motorola Inc | パッケージ化半導体装置およびその製作方法 |
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