JPH0458646A - バッファ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はバッファ管理方式に関し、特にデータ転送を
行う通信装置内に設けられる論理リングバッファの管理
方式に関する。

（従来の技術） 一般に、ローカルエリアネットワーク間のデータ転送を
行うブリッジ装置等の通信装置においては、送受信デー
タを蓄積するために論理リングバッファが設けられてい
る。この論理リングバッファにおいては、データの書き
込み／読み出しがその先頭格納位置から最終格納位置の
順で繰り返し実行され、最終格納位置までデータが格納
されると、その後のデータは再び先頭格納位置から順次
格納される。

このような論理リングバッファをパケットの送受信用バ
ッファとして利用した従来の通信装置を第３図に示す。

この第３図の通信装置は、２ポートのパケット転送を行
うものであり、第１ボート用の入出力部ｌａ、入出力制
御部２ａ、送受信バッファメモリ３ａ、トランシーバ４
ａと、第２ボート用の入出力部ｔｂ。

入出力制御部２ｂ、送受信バッファメモリ３ｂ１トラン
シーバ４ｂと、ＣＰＵ５と、プログラム格納メモリ６と
によって構成されている。

この通信装置においては、まず、人出力部Ｉが第１ボー
トに対応するネットワークからパケットを受信し、入出
力制御部２ａによってその受信パケットが送受信バッフ
ァメモリ３ａに格納される。この時、入出力制御部２ａ
からＣＰＵ５に割り込み信号が送信され、これによって
パケットを受信したことがＣＰＵ５に通知される。

ＣＰＵ５は、送受信バッファメモリ８ａに格納されたパ
ケットの転送先を確認し、それが入出力部ｉｂに転送す
べきパケットであった場合には、そのパケットを送受信
バッファメモリ３ａから読み出して送受信バッファメモ
リ３ｂに転送する。そして、そのパケットは、入出力制
御部２ｂおよび入出力部ｌａを介して第２ボートに対応
するネットワークに送信される。一方、パケットの転送
先がパケットを受信した第１ボートである場合には、Ｃ
ＰＵ５はそのパケットを廃棄する。

このように、ＣＰＵ５は、バッファメモリ３ａに格納さ
れたパケットを読み出してそれを転送先ボートから送出
する処理またはそれを廃棄する処理を行う。しかし、受
信パケットのトラフィック量が増加した場合などには、
ＣＰＵ５の負荷が重くなり、ＣＰＵ５による処理待ちパ
ケットがバッファメモリ３ａに滞留され、この結果バッ
ファメモリ３ａがオーバーフローしてしまう事がある。

この場合、新たに受信したパケットは全て廃棄されてし
まう。

この様に、従来では、バッファメモリ３ａのオーバーフ
ロー状態が発生すると、ＣＰＵ５によってパケット処理
が実行されてバッファメモリ３ａに空き領域が存在する
までの期間、受信したパケットが全て廃棄されてしまう
欠点があった。

（発明が解決しようとする課題） 従来では、バッファメモリがオーバーフロー状態になる
と、その後の受信データはバッファメモリに書き込むこ
とができず、全て廃棄されてしまう欠点があった。

この発明はこのような点に鑑みてなされたもので、バッ
ファメモリがオーバーフロー状態になった時でも新たな
受信データをバッファメモリに格納できるようにして、
バッファメモリを利用した通信装置のデータ転送効率を
向上させることができるバッファ管理方式を提供するこ
とを目的とする。

［発明の構成］ （課題を解決するための手段および作用）この発明によ
るバッファ管理方式は、データの書き込み／読み出しが
先頭格納位置から最終格納位置の順で繰り返し実行され
る論理リングバッファメモリと、この論理リングバッフ
ァメモリにデータを書き込むための書き込みアドレスを
示す書き込みアドレス指示手段と、前記論理リングバッ
ファメモリからデータを読み出すための読み出しアドレ
スを示す読み出しアドレス指示手段と、前記書き込みア
ドレスと前記読み出しアドレスとを比較し、その比較結
果に基いて前記論理リングバッファメモリのオーバーフ
ロー状態を検出する検出手段と、この検出手段によって
前記論理リングバッファメモリのオーバーフロー状態が
検出された際、前記論理リングバッファに格納されてい
る最旧データが廃棄されるように前記読み出しアドレス
指示手段の読み出しアドレスの値を更新する手段とを具
備することを特徴とする。

このバッファ管理方式においては、論理リングバッフ７
メモリの最終格納位置までデータが書き込まれた後は再
びその先頭格納位置からデータの書き込みが実行される
ので、論理リングバッファメモリに処理待ちデータが増
えると、書き込みアドレスの値は読み出しアドレスの値
に接近する。

このため、書き込みアドレスと読み出しアドレスを比較
することによって、論理リングバッファメモリの状態つ
まりオーバーフロー状態か否かを検出することができる
。オーバーフロー状態が検出された際には、読み出しア
ドレスの値が更新されるので、その読み出しアドレスに
よって指定されていた処理待ちの最旧データは読み出さ
れないまま廃棄される事になり、論理リングバッファメ
モリに空き領域が作られる。これによって、新たなデー
タをその空き領域に書き込むことができる。

（実施例） 以下、図面を参照して、この発明の詳細な説明する。

第１図にはこの発明の一実施例に係わるバッファ管理方
式を実現するための入出力制御部１０の構成が示されて
いる。この入出力制御部ｌＯは、第３図に示した通信装
置における第１ポートの入出力制御部２ａに対応するも
のであり、論理リングバッファから構成される送受信バ
ッファメモリ３ａのデータ入出力を管理する。

この入出力制御部１０は、図示のように、送信回路１１
．シリアル−パラレル変換回路１２、レシーブバイトカ
ウンタ１３、送受信ＦＩＦＯ／（ッファ１４、バッフ７
コントロール回路１５、書き込みポインタ１Ｂ、読み出
しポインタ１７、およびコンパレータ１８を備えている
。

送信回路１１は、送受信ＦＩＦＯバッファ１４に一時的
に格納されたパケットを入出力部１ａを介してネットワ
ークに送出する。シリアル−パラレル変換回路１２は、
入出力部１ａを介してネットワークから受信したシリア
ルデータをパラレルデータに変換する。レシーブバイト
カウンタ１３は、受信パケットのデータ長をカウントす
る。

送受信ＦＩＦＯバッフｙ１４には、送受信パケットが一
時的に格納される。バッファコントロール回路１５は、
送受信ＦＩＦＯバッファ１４と送受信バッフアメモリ３
ａ間のデータ転送を制御する。

書き込みポインタ１６は、送受信バッファメモリ３ａに
次にパケットを書き込むための書き込みアドレスを示す
。読み出しポインタ１７は、送受信バッファメモリ３ａ
から次のパケットを読み出すための読み出しアドレスを
示すものであり、この読み出しアドレスは第３図のＣＰ
Ｕ５によってまだ処理されてない処理待ちパケットのう
ちの最も旧いパケットを示している。

これら書き込みポインタＩ６および読み出しポインタ１
７の値は、バッファコントロール回路１５によって制御
される。

コンパレータ１８は、書き込みポインタ１８と読み出し
ポインタ１７の値を比較し、その比較結果をバッファコ
ントロール回路１５に通知する。すなわち、コンパレー
タ１８は、書き込みポインタ１６の値が読み出しポイン
タ１７の値以上の時に論理“１“レベルの信号を発生し
、書き込みポインタ１６の値が読み出しポインタ１７の
値よりも小さい時に論理″０“レベルの信号を発生する
。

次に、第２図のフローチャートを参照して、第１図の入
出力制御部１０による送受信バッファメモリ３ａの管理
動作を説明する。

入出力部１ａによってパケットが受信された場合、シリ
アル−パラレル変換回路１２によってそのパケットがシ
リアルデータがらパラレルデータに変換され、そしてレ
シーブバイトカウンタ１３によってそのパケットのデー
タ長がカウントされる。シリアル−パラレル変換回路１
２から出力される受信パケットは、そのデータ長を示す
情報が付加された状態で、送受信ＦＩＦＯバッファ１４
に格納される。

次いで、送受信ＦＩＦＯバッファ１４から送受信バッフ
ァメモリ３ａにパケットが転送され、そのパケットは、
書き込みポインタ１６が示す書き込みアドレス（Ｐｌ　
）で指定される送受信バッファメモリ３ａ内の格納位置
に格納される（ステップＡＩ）。

この後、書き込みポインタ１６によって示される書き込
みアドレス（ＰＬ　）の値は、書き込んだパケットのデ
ータ長方だけバッファコントロール回路１５によって更
新される。

次に、書き込みポインタ１６によって示される書き込み
アドレス（ＰＩ　）の値と、読み出しポインタ１７によ
って示される読み出しアドレス（Ｐ２）の値とがコンパ
レータ１８によって比較され、書き込みアドレス（Ｐｉ
　）の値が読み出しアドレス（Ｐ２）の値以上か否かが
バッファコントロール回路１５によって判断される（ス
テップＡ２）もし、送受信バッファメモリ３ａの最終格
納位置までパケットが書き込まれると、その後は再びそ
の先頭格納位置からパケットの書き込みが実行されるの
で、送受信バッファメモリ３ａ内にＣＰＵ５の処理待ち
パケットが増えると、書き込みアドレス（ＰＩ　）の値
は読み出しアドレス（Ｐ２）の値に接近し、オーバーフ
ロー状態の時には、書き込みアドレス（ｐｉ　）は読み
出しアドレス（Ｐ２）の値以上になる。

このため、ステップＡ２においては、書き込みアドレス
（Ｐｌ）の値が読み出しアドレス（Ｐ２）の値よりも小
さい状態から増加して、読み出しアドレス（Ｐ２）の値
以上になった時に、送受信バッファメモリ３ａをオーバ
ーフロー状態と判定する。

このオーバーフロー状態は、コンパレータ１８の出力信
号が“０°から“１“に変化することによって認識でき
る。

ステップＡ２において、送受信バッファメモリ３ａがオ
ーバーフロー状態であると判断された場合には、読み出
しポインタＩ７によって示される読み出しアドレス（Ｐ
２）の値は、処理待ちの最旧パケットの先頭アドレスか
ら次のパケット（最旧パケットの次に旧いパケット）の
先頭アドレスに更新される（ステップＡ３）。この読み
出しアドレス（Ｐ２）の更新処理は、読み出しアドレス
（Ｐ２）の値に処理待ちの最旧パケットのデータ長（Ｋ
）を加算することによって実行される。

このように、読み出しアドレス（Ｐ２）が処理待ちの最
旧パケットを示す値から次のパケット（最旧パケットの
次に旧いパケット）を示す値に変更されることによって
、ＣＰＵ５によって次に読み出されるパケットは最旧パ
ケットの次に旧いパケットとなるので、その最旧パケッ
トはＣＰＵ５によって読み出されないまま廃棄される事
になる。このため、送受信バッファメモリ３ａに最旧パ
ケットの分だけ空き領域が作られるので、送受信バッフ
ァメモリ３ａがオーバーフロー状態になっても新たな受
信パケットをその空き領域に書き込むことができる。

尚、ここでは、書き込みアドレス（ＰＩ　）が読み出し
アドレス（Ｐ２）の値以上になった時に送受信バッファ
メモリ３ａをオーバーフロー状態と判定したが、書き込
みアドレス（Ｐｌ）の値が読み出しアドレス（Ｐ２）に
接近して、その差が所定値以内になった時点で受信バッ
ファメモリ３ａをオーバーフロー状態と判定してもよい
。

また、このように送受信バッファメモリ３ａのオーバー
フロー時に最旧パケットを廃棄して空き領域を作るバッ
ファ管理方式は、第３図のような２ボートの通信装置に
限らず、さらに多くの入出力ポートを含む通信装置にも
同様にして適用できる。

［発明の効果］ 以上のように、この発明によれば、バッファメモリがオ
ーバーフロー状態になった時でも新たな受信データをバ
ッファメモリに格納できるようになり、バッファメモリ
を利用した通信装置のデータ転送効率を向上させること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるバッファの管理方
式を実現するための入出力制御装置の構成を示すブロッ
ク図、第２図は第１図に示した入出力制御装置のバッフ
ァ管理動作を説明するフローチャート、第３図は従来の
バッファ管理動作を説明するための図である。 ３ａ・・・送受信バッファメモリ、ＩＯ・・・入出力制
御装置、１５・・・バッファコントロール回路、１６・
・・書き込みポインタ、１７・・・読み出しポインタ、
１８・・・コンパレータ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. データの書き込み／読み出しが先頭格納位置から最終格
   納位置の順で繰り返し実行される論理リングバッファメ
   モリと、この論理リングバッファメモリにデータを書き
   込むための書き込みアドレスを示す書き込みアドレス指
   示手段と、前記論理リングバッファメモリからデータを
   読み出すための読み出しアドレスを示す読み出しアドレ
   ス指示手段と、前記書き込みアドレスと前記読み出しア
   ドレスとを比較し、その比較結果に基いて前記論理リン
   グバッファメモリのオーバーフロー状態を検出する検出
   手段と、この検出手段によって前記論理リングバッファ
   メモリのオーバーフロー状態が検出された際、前記論理
   リングバッファに格納されている最旧データが廃棄され
   るように前記読み出しアドレス指示手段の読み出しアド
   レスの値を更新する手段とを具備することを特徴とする
   バッファ管理方式。