JPH0458680B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリアレイに関し、特に電
気的にプログラム可能なリードオンリーメモリ
（EPROM）や、電気的に消去可能なリードオン
リーメモリ（EEROM）に関するものである。更
に詳しくは、本発明は、装置の耐用期間の間に発
生する単一の、あるいはほとんどの多重ビツト故
障に対して、故障許容なメモリアレイに関するも
のである。

（従来の技術） EPROMやEEROMのメモリアレイは、周知で
あり、実際に電子工学のあらゆる技術分野におい
て広範に用いられている。そのようなアレイを製
造するために用いる最も一般的な装置構成は、フ
ローテイングゲートMOSトランジスタであり、
電気的に絶縁された、“フローテイング”ゲート
には、電荷が運ばれ、あるいはそこから電荷が除
去され、これによつて、装置に対するプログラム
および消失が行なわれる。フローテイングゲート
に運ばれた電荷の存否によつて、メモリ装置の閾
値が変更され、また、メモリ装置のチヤネルにお
ける電流の存否に反応する検知回路によつて装置
が読み取られたときに、上記電荷の存否が検知さ
れる。

製造技術が発達して、アレイ密度は高くなり、
装置のジオメトリは、縮小されて飛躍的に小さな
大きさになつた。製造業者は、アレイサイズが
64Kないし128Kのものを製造可能となり、更に
は256Kのアレイも計画されている。

製造業者は、製造工程自体に直接起因する多様
な回路故障に対処しなければならないので、故障
にない部品を100％の割合で産出できる工程を得
ることは、手の届かない目標であつた。このよう
な故障は、製造後の検査において発見される。こ
れらの故障が、アレイの周辺回路ではなく、メモ
リ装置自体に発生している場合には、製造におい
ては、メモリ装置に余分な行および列を付加し
て、アレイ内の故障した装置の代用とすることに
より、対処することができる。この技術により、
製造業者は、故障のないアレイ製品の高い生産率
を得ることができる。

他の種類の故障としては、この種のメモリアレ
イの異常発生が知られている。しかしながら、こ
のような故障は、出荷され、顧客によつて使用さ
れた後にはじめて表われるので、製造後の検査に
おいて発見することは不可能である。これらの故
障は、統計的な予測によつてしか予想できないの
で、メモリの使用者および製造業者の双方にジレ
ンマが生ずる。

この種類の故障は、一以上の機構によつて生ず
るメモリ装置の欠点であるが、それにも拘わら
ず、同じような様相を呈する。すなわち、影響を
受けたビツトは、プログラムすることができない
か、もしくは、プログラムできても、メモリ装置
のフローテイングゲートからの電荷漏れにより劣
化してしまう。両方の場合において、最終的に
は、そのビツトは、プログラムされないものとし
て、あるいは消去されたものとして検知されるこ
とになるが、そのような故障が発生するかどう
か、あるいはその故障が何時発生するのかを予測
する方法は知られていない。メモリアレイ製品の
何れのバツチにおいても、約1000回のプログラム
および消去サイクルを行なつた後には、約３％の
ものに、単一の、時には多重のビツト故障が生ず
る。

そのようなビツト故障による影響は、メモリ装
置を有する器具のメンテナンス職員によるサービ
スコールの要求から、メモリ装置が、高信頼性を
要求される軍用や他の付属器機のハードウエアに
配設された場合のようなはるかに重大な場合にま
で及ぶ。

これらのメモリアレイを用いている現在の軍用
や他の高信頼性を必要とする用途においては、使
用者は各種の技術を用いて、単一の、あるいは多
重のビツト故障によつてシステムの完全性が危く
なる惧れがないようにしている。このような技術
としては、検査の繰り返しやメンテナンス、老朽
化した装置の除去、冗長アレイおよびボーテイン
グスキーム（voting schemes）やアービトレー
シヨンロジツク（arbitration logic）の使用、誤
り訂正コードの使用、および各メモリアドレスに
おけるパリテイビツトのための余分ビツトの使用
がある。

（発明が解決しようとする問題点） このような従来技術による手法を用いて、メモ
リ装置の故障を最小限にし、あるいはその故障に
よる誤りを訂正しているにも拘わらず、なお外部
回路に頼る必要がなく、あるいは、メモリチツプ
自体において、各バイトや付加的な周辺回路にお
ける余分なパリテイビツトスペースを利用するこ
となく、信頼性の向上したメモリ装置を得たいと
いう要望がある。更には、単一のビツト故障およ
びほとんどの多重ビツト故障に対して影響を受け
ない、故障許容なアレイを得たいという要望があ
る。

従つて、本発明の目的は、単一のビツト故障に
よつては影響を受けない故障許容なメモリアレイ
を提供することにある。

更に、本発明の目的は、ほとんどの多重ビツト
故障によつては影響を受けないメモリアレイを提
供することにある。

本発明の他の目的は、チツプ上に選択回路を付
加することなく、100％の冗長メモリ位置を有す
るメモリアレイを提供することにある。

更に、本発明の他の目的は、全ての単一ビツト
故障およびほとんどの多重ビツト故障に起因して
生ずる誤りを訂正するための外部回路を必要とす
ることなく、このようなビツト故障によつては影
響を受けないメモリアレイを提供することにあ
る。

本発明の更に他の目的は、誤り検知や誤り訂正
コードのためのバイトの余長を必要とすることな
く、全ての単一ビツト故障およびほとんどの多重
ビツト故障によつては影響を受けないメモリアレ
イを提供することにある。

本発明の別の目的は、既存の設計に対して、最
小限のマスクおよび工程の変更を加えることによ
つて、適用することのできる、単一ビツト故障お
よびほとんどの多重ビツト故障によつては影響を
受けないメモリアレイを提供することにある。

（問題点を解決するための手段） 本発明によるメモリアレイは、従来技術におい
て知られているように、行および列からなるメモ
リセルとして構成されている。このようなアレイ
を構成するメモリセルは、第１の状態において電
流を通し、第２の状態において電流をしや断する
ようになつており、また、検知ライン上の検知回
路では、メモリ装置の電流状態を検知することで
メモリセルの状態を検知している。

本発明のメモリアレイは、従来公知の一連のＸ
およびＹデコーダによつてアドレスされ、Ｘアド
レスデコータにより入力アドレスラインAXnが
２つの信号Xn，ｎに変換される。新たに設計
したアレイ、あるいは既存のアレイを本発明に一
致するようにしたものにおいて、１本のアドレス
ラインAXnの両出力Xn，ｎは、それら両方を
付勢する電圧レベルに結線されている。従つて、
メモリアレイに対する何れのアドレスも、同一の
検知ラインに接続されたメモリセルを二つのセツ
ト状態に作動させる。

本発明の検知増幅器は、その閾値レベルを故障
したビツトから検知されるレベルよりも高く設定
するように、設計しあるいは既存のものを修正す
ればよく、それによつて、故障したビツトは、プ
ログラムされない、あるいは消去されたビツトと
して、検知増幅器において明らかとなる。また、
この代りに、閾値調整用の打込み法（implant）
を用いてアレイ内のメモリ装置における閾値レベ
ルを移動させるようにしても良い。

各ビツトは、実際に２つのメモリセルから成つ
ているので、故障したセルにより、機能している
セルの動作が影響されることはなく、また、誤り
に至ることもない。そのビツトがプログラムすべ
きものであるときには、機能しているビツトによ
つて、電流が導入されて、検知増幅器により検知
される。上記ビツトがプログラムされていないも
の、あるいは消去されたものである場合には、機
能しているセルおよび故障しているセルの双方と
もに、プログラムされないので、検知増幅器によ
り、電流の存在しない状態が正確に検知される。

（実施例） まず、第１Ａ図における本発明により構成した
メモリアレイのブロツク図を参照するに、バイト
を構成するメモリセルは、１０ａ〜ｄ，１２ａ〜
ｄ，１４ａ〜ｄおよび１６ａ〜ｄで示されてい
る。図に示すように、セル１０ａ〜ｄは行ライン
１８に接続され、セル１２ａ〜ｄは行ライン２０
に接続され、セル１４ａ〜ｄは行ライン２２に接
続され、また、セル１６ａ〜ｄは行ライン２４に
接続されている。各行ライン１８〜２４はアドレ
スデコーダ２６に接続されており、そのアドレス
デコーダ２６は、アドレス入力２８のセツトをデ
コードし、選択された行ラインを予め設定した電
圧、例えば5VDCに高めることで、それら選択さ
れた行ラインを作動させる。

相互に対応するビツト、すなわち、バイトにお
ける同一のビツトポジシヨンを占めるビツトは、
一例としては、セル１０ａ，１２ａ，１４ａおよ
び１６ａで表わされるが、相互にリードラインに
よつて接続されている。すなわち、リードライン
３０はメモリセル１０ａ，１２ａ，１４ａおよび
１６ａを接続しており、リードライン３２はメモ
リセル１０ｂ，１２ｂ，１４ｂおよび１６ｂを接
続しており、リードライン３４はメモリセル１０
ｃ，１２ｃ，１４ｃおよび１６ｃを接続してお
り、また、リードライン３６はメモリセル１０
ｄ，１２ｄ，１４ｄおよび１６ｄを接続してい
る。

メモリセル１０〜１６が選択されたときにおけ
る、それらの状態の検知、すなわちプログラム状
態か消去状態かの検知は、対応する行ライン１８
〜２４をその動作状態の電圧に高めた後、メモリ
セル１０〜１６を流れる電流を、リードライン３
０〜３６のそれぞれに接続した検知増幅器３８〜
４４を用いて検知することにより行なわれる。消
去されているセルでは、（任意に選択された極性
において）電流が流れることはない。

従来技術によるメモリアレイにおけるアドレス
デコーダ２６に相当する部分は、入力アドレスラ
イン２８上の外部入力の組合せが、１本の行ライ
ン（例えば、１８，２０，２２または２４）のみ
を作動させるように構成されている。そのための
一般的な方法では、アドレス入力２８を分割し
て、Ｘ，Ｙアドレスとしている。一方、本発明の
当該実施例においては、Ｘアドレス入力が変換さ
れて、第１図においてXn，ｎとして表わされ
る一対の補数出力が作られる。アドレスデコーダ
２６におけるアドレス回路は、複数のゲートを有
しており、そのうちの２つのゲートが４６，４８
で示されている。ゲート４６，４８は、それぞれ
行ライン２０，２４を駆動する。ゲート４６，４
８の駆動は、Xn，ｎで代表される全ての補数
信号の中から選択されたサブ−セツト入力により
行なわれる。このように、各行ラインは、入力ア
ドレスライン２８上における固有のアドレスの組
み合せに応答して、状態が設定される。このアド
レス機構の変形は本発明の一部を成すものであ
る。

故障したセルは、プログラムされないものであ
ることが明らかになる。そのようなセルが、故障
していないセルに“ワイヤーオア”されている場
合においては、その故障したセルを物理的に回路
から取り外すことなく、故障していないセルを用
いてそれに代えることができる。例えば、再び第
１図を参照するに、セル１２ａが故障したと仮定
する。もし、セル１６ａの作動がセル１２ａと同
時に行なわれたとしたならば、すなわち、行ライ
ン２０，２４が双方共同時に作動されたとしたな
らば、共通分配リードライン３０上に存在する故
障したセル１２ａが妨げとなることなく、セル１
６ａはセル１２ａに取つて代ることになる。

このことは、起こり得る２つの場合を考慮する
ことにより、概念的に理解することができる。
今、セル１２ａは故障しているので、リードライ
ン３０上の検知増幅器３８によつて検知されるよ
うな電流は流れない。セル１６ａがプログラムさ
れているならば、電流が流れ、それが検知増幅器
３８により検知される。セル１６ａが消去状態に
あるならば、電流が流れることはない。何れの場
合においても、故障したセル１２ａが存在して
も、セル１６ａの状態の読み取りの妨げとなるこ
とはない。

このようにして、バイトとして構成される一群
のセル１６ａ〜ｄに、バイトを構成する同様なセ
ル１２ａ〜ｄの代りをさせるためには、単に、ゲ
ート４６，４８により駆動される行ライン２０，
２４を同時に作動させればよい。第１図に示すよ
うに、ゲート４６の１入力は信号Xnであり、ゲ
ート４８の１入力はその補数信号ｎである。比
較的簡単なマスク変更を必要とするのみで、通常
は接地するのみで、第１図において５０，５２で
概略的に示されるようなそれらの信号Xn，ｎ
を、ゲート４６，４８の入力とすることができ
る。

このような手順を、入力としてXn，ｎを用
いる４６，４８等の全てのアドレスゲートに行な
えば、すなわち、複数信号Xn，ｎを発生する
Ｘデコーダの出力を変化させれば、入力アドレス
ライン２８に供給された何れの固有アドレスに対
しても、１本ではなく２本の行ラインが作動され
ることになる。前、後デコーダを有するメモリア
レイにおいては、当該技術分野において知られて
いるように、前デコーダのステージを駆動する
Xn，ｎ信号により、冗長度に対するメモリス
ペースの使用が最も効率良く行なわれるので、そ
れらの信号が用いられる。

故障したセルが存在しない場合には、実例とし
てセル１２ａ，１６ａを再び使用すれば、それら
両セルは単に縦列に動作して、検知増幅器３８を
駆動する。しかしながら、一方が故障した場合に
は、他方は有効にそれに取つて代るので、メモリ
アレイでは継続して有効なデータの読み出しが行
なわれる。

ほとんどの多重セル故障についても、本発明の
構成を用いることを考慮するのは容易である。例
えば、セル１２ａ〜ｄが故障した場合、セル１２
ａと１６ｂ〜ｄが故障した場合、セル１６ａ〜ｄ
が故障した場合等においては、有効な出力に影響
を及ぼすことはない。というのも、アレイの各バ
イトは100％の冗長度を有しているからである。
多重ビツト故障における出力へ影響を及ぼす唯一
の場合は、冗長バイトにおける相互に対応するセ
ル、すなわちセル１２ａと１６ａとが双方共に故
障した場合であるのは明らかである。そのような
故障発生に対処し得る確率は非常に高いが、Ｘデ
コーダの別のセツト出力、例えばXn＋ｉ，＋
ｉを接地し、あるいは付勢するようにすれば、そ
の確率をより高くすることができる。これによ
り、バイトあたり３バイトの冗長度を有効に形成
することができる。実際に、この冗長バイトを付
加的に配置することの限界は、有効バイトについ
ての、信頼性とチツプの実際の状態との間のかね
合いによる負担が好ましくない状態となつたとき
である。

信頼性の問題を解決する本発明の機能を確保す
るためには、検知増幅器３８〜４４の設計にあた
り、故障したセルの状態を考慮する必要がある。
すなわち、検知増幅器が状態を変化させるために
セツトされる閾値は、故障セルが示すセル閾値電
圧において検知されるレベルよりも高くなければ
ならない。この点については、EPROMや
EEROMのものと異なることになるが、当業者な
らば、この閾値の測定、算出あるいは評価の方
法、およびかかる設計上の考慮すべきことを勘案
した検知増幅器の構成方法については、容易に理
解することができよう。

検知増幅器３８〜４４の検知閾値を変更し、あ
るいは、本発明による新たな設計において移動点
を設定する以外の他の方法としては、打込み
（implant）によつてメモリセル１２〜１６の閾
値電圧を変更することである。メモリ装置に対し
て行なわれるターゲツトの打込み（implant）
は、第２図に示す原理を考慮して選択されねばな
らない。すなわち、そのような打込みの選択は、
プログラムされたセルを指示するために検知増幅
器にセツトされる検知レベルと、プログラムされ
ていない状態の、あるいは故障したセルが示すレ
ベルとの間に、十分な差が存在するように、メモ
リ装置の閾値を調整するようになされなければな
らない。

第１Ｂ図及び第１Ｃ図は、それぞれ第１Ａ図で
用いられたメモリセルを表わすブロツク、および
メモリセルを構成する典型的な２個のトランジス
タから成る回路を示すものであり、行ラインおよ
びリードラインの接続が示されている。

第１Ｂ図、第１Ｃ図から明らかなように、メモ
リセル１０は、２個のMOSトランジスタによる
選択装置６０およびメモリ装置６２から構成する
ことができる。図に示す２個のトランジスタから
成るセルにおいて明らかなように、リードライン
３０は選択装置６０のドレインに接続され、行ラ
イン１８は選択装置６０のゲートに接続されてい
る。選択装置６０のソースは、メモリ装置６２の
ドレインと共通である。メモリ装置６２のソース
は、接地されており、そのプログラミングゲート
は、プログラミングのための回路（図示せず）に
接続されている。

第１Ｂ図、第１Ｃ図は、本発明に用うるに適切
なメモリセルの一形態を示しているに過ないこと
を理解すべきである。同一の譲受人に譲渡され
た、1982年１月29日に出願された共同出願第343
84号の明細書に開示されている４個のトランジス
タから成るセルのような、他の形態および異なつ
た個数の装置であつても、上記の特徴に従う限り
は、本発明に用いたときには同様に好適に機能す
る。

次に、第２図におけるセルの閾値電圧を示すグ
ラフを参照するに、消去されたセルにおける閾値
の電圧レベルは、典型的には＋5VDCであり、ラ
イン１００で示されている。プログラムされたセ
ルの閾値電圧は、典型的には−5VDCであり、ラ
イン１０２で示されている。“バージンセル”の
閾値電圧、および故障セルが示す典型的な閾値電
圧もまた、典型的には０ないし2VDCであるが、
斜線領域１０４で示されている。

第２図から分るように、本発明の検知増幅器３
８〜４４は、プログラムされたセルをそういうも
のとして識別するために、ほぼ零ボルトよりも低
い閾値電圧を示すセルに応答するように設計され
ねばならない。

次に、第３図においては、本発明の検知部分の
他の実施例が示されている。第１図の実施例は、
行の冗長度を用いた本発明の実施例であるが、第
３図の実施例は、列の冗長度を用いている。第１
図に示すものと同等な構成のもの、すなわち、４
ビツトによるバイト構成および４ワードのアドレ
ススライスが、第３図において用いられている。
ここで、当業者ならば、アドレスサイズおよびバ
イト構成は通常の設計上の選択事項であり、本発
明の範囲とは関係なく、当該技術分野の通常の技
術水準に含まれるものであることを容易に理解で
きるであろう。

第３図に示すように、多数本のリードラインに
より、選択装置は検知増幅器に接続されている。
しかし、従来技術とは異なり、検知増幅器２０
２，２０４の出力は、ORゲート２０６におい
て、論理的にオアされている。ORゲート２０６
の出力は、選択されたバイト内の１ピツトとして
用いられる。同様に、検知増幅器２０８，２１
０，２１２，２１４，２１６，２１８およびOR
ゲート２２０，２２２，２２４を用いて、第３図
の典型的な４ビツトバイトの他の３ビツトを提供
している。

本発明の当該実施例により構成されるメモリで
は、バイト内のビツト数の２倍の検知増幅器を有
していなければならないことは明らかである。再
び、第３図を参照するに、この第３図の実施例に
対しては、メモリセルの列の数が、第１図の実施
例において必要とされる数の２倍必要とされるこ
とが分る。

Ｙ選択ライン２２６は、８個の選択装置２２７
〜２３４のゲートに接続されている。選択装置２
２７は検知増幅器２０２の入力に接続され、選択
装置２２８は検知増幅器２０４の入力に接続され
ている。このようにして、選択装置は、冗長列に
結合されている。すなわち、ORゲート２０６の
出力における、選択されたバイトのビツト０は、
第１図の実施例におけるように１本ではなく、２
本のセル列のそれぞれにおける選択されたセルの
論理オア結合として与えられるからである。

第３図の実施例におけるバージンセルと機能セ
ルと故障セルとにおける閾値間の関係は、第１Ａ
図の実施例と同一である。本実施例のメモリ装置
の閾値の調整は、当該技術分野で周知の打込み
（implant）によつて行なうか、あるいは、検知
増幅器の設計にあたつて、本実施例によるメモリ
アレイの機能が適正に行なわれるように、使用装
置の未調整な閾値レベルを考慮するようにしなけ
ればならない。

本発明は、新たなメモリアレイの設計に組み込
むのに適していることは勿論であるが、特に既存
の設計に組み込むのに適している。１以上の信号
Xn，ｎのセツトは、最小のマスキング変更に
よつて容易に行うことができ、通常はメモリアレ
イを製造するのに必要な多数のマスクのうちの少
数を変更すれば良い。もし、必要ならば、閾値を
検知する検知増幅器を変更すれば良いが、通常そ
の変更はメモリアレイに一般に使用する検知増幅
器の入力部分を形成するデプレツシヨン装置のサ
イジングにより行なわれる。この閾値を変更する
他の方法は、当該分野の回路設計者の有する技術
の範囲内にある。

本発明は、４ビツトバイトを用いたものについ
て開示しているが、当業者ならば、本発明の開示
により、本発明のメモリアレイをどのうよにして
他のバイトサイズを有するものとして構成するの
かは容易に理解することができよう。更に、本発
明の開示は、フローテイングゲートEPROM，
EEROMのセルアレイを用いた好適な実施例とし
て行なつてきたが、当業者ならば、この開示か
ら、メモリセルの故障メカニズムが消去セルやバ
ージンセルの動作の様相を呈す他の技術分野や、
検知閾値がここに述べられているように移動する
他の技術分野に対して、本発明を容易に適用する
ことができよう。このように、本発明の範囲は、
添付した特許請求の範囲に記載された範囲によつ
てのみ規定されるものである。

【図面の簡単な説明】

第１Ａ図は本発明による行冗長性を有するバイ
ト幅メモリアレイおよびアドレス回路のブロツク
図、第１Ｂ図は単一のメモリセルのブロツクを示
す図、第１Ｃ図は本発明に好適な典型的な２個の
トランジスタから成るメモリセルの概略図、第２
図はプログラムされたセル、消去されたセルおよ
び故障したセルの閾値電圧を示すグラフ、第３図
は本発明による列冗長性を有するメモリアレイの
他の実施例のブロツク図である。 １０ａ〜ｄ，１２ａ〜ｄ，１４ａ〜ｄ，１６ａ
〜ｄ……セル、１８，２０，２２，２４……行ラ
イン、２６……アドレスデコーダ、２８……アド
レス入力、３０，３２，３４，３６……リードラ
イン、３８，４０，４２，４４……増幅器、４
６，４８……ゲート、６０……選択装置、６２…
…メモリ装置、２０２，２０４，２０８，２１
０，２１２，２１４，２１６，２１８……増幅
器、２０６，２２０，２２２，２２４……ORゲ
ート、２２６……選択ライン、２２７〜２３４…
…選択装置。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１ビツト長のバイトとしてメモリ
   セル・アレイが組織され、前記メモリセルは、二
   つの状態のうちの一方の状態にある間は相当量の
   電流を伝え、他方の状態にある間は相当量の電流
   を伝えないようにされている、故障許容メモリア
   レイにおいて、故障しているメモリセルは動作中
   には相当量の電流を伝えないようになつており、
   メモリセルからなる前記バイトのうち、少なくと
   も２つを同時に選択し、そのうちのどのメモリセ
   ルが故障しているか否かに関係なしに全てのメモ
   リセルを作動させるアドレス手段と、 前記選択されたメモリセルからなるバイトにお
   いて、相互に対応する前記メモリセルのそれぞれ
   に接続され、前記対応するそれぞれのメモリセル
   における前記相当量以上の電流の存否を検知する
   検知手段とを有することを特徴とする故障許容メ
   モリアレイ。 ２ 特許請求の範囲第１項に記載の故障許容メモ
   リアレイにおいて、前記メモリセルには複数の行
   が配置されており、前記アドレス手段は当該アド
   レス手段により選択すべきメモリセルの行を示す
   アドレス入力信号を受け取るようになつており、
   前記アドレス手段は、複数の行ラインを有し、該
   行ラインのそれぞれは、前記アドレス手段により
   受信された前記アドレス入力信号のそれぞれによ
   つて、メモリセルにおける前記行のうちの少なく
   とも２つが同時に作動するように、メモリセルの
   前記複数の行に接続されていることを特徴とする
   故障許容メモリアレイ。 ３ 特許請求の範囲第２項に記載の故障許容メモ
   リアレイにおいて、アドレス入力信号の各々は一
   連のアドレス入力から成り、前記アドレス手段
   は、前記一連のアドレス入力に対して補数信号を
   発生するデコーダ手段を有しており、更に前記ア
   ドレス手段は、メモリセルの前記行のうちの少な
   くとも２つを同時に作動させるために、前記一連
   のアドレス入力のうちの予め定められた一つのも
   のに関する補数信号を接地する手段を有している
   ことを特徴とする故障許容メモリアレイ。 ４ 特許請求の範囲第１項に記載の故障許容メモ
   リアレイにおいて、前記メモリセルには複数の列
   が配置されており、前記アドレス手段は、前記メ
   モリ手段によつて選択されるメモリセルの列を示
   すアドレス入力信号を受け取るようになつてお
   り、前記アドレス手段は複数のリードラインを有
   し、該リードラインの各々は、前記アドレス手段
   により受信された前記アドレス入力信号の各々に
   よつて、前記リードラインのうちの少なくとも２
   つが同時に選択されるように、メモリセルの前記
   複数の列に接続されていることを特徴とする故障
   許容メモリアレイ。 ５ 特許請求の範囲第４項に記載の故障許容メモ
   リアレイにおいて、前記検知手段は、前記アドレ
   ス入力信号にそれぞれ結合された複数の増幅器
   と、予め定められたアドレス入力信号の受け取り
   に応答して同時に選択されたリードラインの全て
   を、前記予め定められたアドレス入力信号に結合
   された増幅器に接続するための複数の論理手段と
   を備えたことを特徴とする故障許容メモリアレ
   イ。 ６ 特許請求の範囲第１項に記載の故障許容メモ
   リアレイにおいて、前記検知手段は、前記メモリ
   セルのうちの前記相互に対応するセル内の電流の
   存否に応じて状態を変化させる増幅手段を少なく
   とも１つ有しており、前記増幅手段は、前記メモ
   リセルのうちの故障セルから検知される電流レベ
   ルよりも高くなるように調整された状態を変化さ
   せるための閾値を有していることを特徴とする故
   障許容メモリアレイ。 ７ 特許請求の範囲第１項に記載の故障許容メモ
   リアレイにおいて、メモリセルがプログラム状態
   のときにのみ、前記検知手段によつて電流の存在
   しないことが検知されるように特徴づけられた閾
   値電圧を、前記メモリセルは示すようにしたこと
   を特徴とする故障許容メモリアレイ。