JPH0458761U - - Google Patents

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JPH0458761U
JPH0458761U JP10192290U JP10192290U JPH0458761U JP H0458761 U JPH0458761 U JP H0458761U JP 10192290 U JP10192290 U JP 10192290U JP 10192290 U JP10192290 U JP 10192290U JP H0458761 U JPH0458761 U JP H0458761U
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JP
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dram
access
memory
address
signal
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JP10192290U
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Description

【図面の簡単な説明】
第１図は本考案に係るＤＲＡＭ制御回路の一実
施例を示す構成図、第２図はアドレス発生手段が
発生するアドレスの形式を示す図、第３図およひ
第４図は本考案におけるアクセスタイミングを示
す図、第５図は従来の回路におけるアクセスタイ
ミングを示す図、第６図は従来のメモリ制御方式
を説明するための図、第７図は第６図のタイムチ
ヤートである。 １……プロセツサ、２……ＤＲＡＭ、１０……
ＤＲＡＭ制御回路、１１……プロセツサＩ／Ｆ、
１２……デコーダ、１３……制御信号発生手段、
１４……アドレス発生手段、１５……データ制御
手段。

Claims (1)

  1. 【実用新案登録請求の範囲】 プロセツサからアクセスされ、ＤＲＡＭの制御
    を行うＤＲＡＭ制御回路であつて、 プロセツサからのメモリアクセスをデコードし
    前記ＤＲＡＭをセレクトするデコーダと、 メモリアクセスをＤＲＡＭの制御信号に変換す
    る制御信号発生手段と、 前記プロセツサからアクセスがあると直ちにロ
    ウ（Ｒｏｗ）アドレスを発生すると共に、そのロ
    ウアドレスはＤＲＡＭのメモリのバンクやメモリ
    アクセス手法に依存しないアドレス部分に割り当
    てるようにして発生するアドレス発生手段と、 データのリード／ライトを制御する信号を発生
    するデータ制御手段 を具備し、前記プロセツサからアクセスがあつた
    ときは直ちにロウアドレスとラス（ＲＡＳ）信号
    を発生し、ＣＡＳアサートまでの時間内にアドレ
    スをデコードし、次に、 ＤＲＡＭのメモリ以外のアクセスの場合には
    ラス信号をネゲートし、次のアクセスに備え、 ＤＲＡＭのメモリへのアクセスの場合には、
    Ｃｏｌｕｍｎアドレス、ＣＡＳ信号等をアサート
    し、ＤＲＡＭへのメモリアクセスを実行する。 ＤＲＡＭのメモリが複数のバンクに分割され
    ている場合には、アクセスの対象以外のバンクは
    前記の動作に準じ、対象となるバンクへのアク
    セスは前記の動作に準じる ようにしたことを特徴とするＤＲＡＭ制御装置。
JP10192290U 1990-09-28 1990-09-28 Pending JPH0458761U (ja)

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