JPH08137737A - Ｄｒａｍ制御方式 - Google Patents
Ｄｒａｍ制御方式Info
- Publication number
- JPH08137737A JPH08137737A JP6279078A JP27907894A JPH08137737A JP H08137737 A JPH08137737 A JP H08137737A JP 6279078 A JP6279078 A JP 6279078A JP 27907894 A JP27907894 A JP 27907894A JP H08137737 A JPH08137737 A JP H08137737A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- timing
- control signal
- setting
- setting register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 27
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 27
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭ品種変更に伴なう回路変更をなく
し、ＤＲＡＭのスピードにフレキシブルに対応できるシ
ステム構成の提供にある。 【構成】 プロセッサからのデータ制御信号を受け、Ｄ
ＲＡＭ１に対しＤＲＡＭ制御信号を発生する回路２と、
該ＤＲＡＭ制御信号発生回路２の発生するＤＲＡＭ制御
信号の動作タイミングを制御するタイミング設定レジス
タ３を設け、該タイミング設定レジスタ３にＤＲＡＭ１
が要求する設定データ値を設定するようにしてタイミン
グを制御する。
し、ＤＲＡＭのスピードにフレキシブルに対応できるシ
ステム構成の提供にある。 【構成】 プロセッサからのデータ制御信号を受け、Ｄ
ＲＡＭ１に対しＤＲＡＭ制御信号を発生する回路２と、
該ＤＲＡＭ制御信号発生回路２の発生するＤＲＡＭ制御
信号の動作タイミングを制御するタイミング設定レジス
タ３を設け、該タイミング設定レジスタ３にＤＲＡＭ１
が要求する設定データ値を設定するようにしてタイミン
グを制御する。
Description
【０００１】
【産業上の利用分野】本発明は画像データ処理装置等で
使用されるＤＲＡＭ（ダイナミックＲＡＭ）の動作制御
方式に関するものである。
使用されるＤＲＡＭ（ダイナミックＲＡＭ）の動作制御
方式に関するものである。
【０００２】
【従来の技術】従来技術によるＤＲＡＭ制御方式の機能
ブロックを図３に示す。マイクロプロセッサ等のシステ
ムコントローラ、又はデータプロセッサは、それ自身が
有するデータ入出力等の制御信号を直接ＤＲＡＭ１に接
続できることはほとんどあり得ない。そのため、システ
ムコントローラ又はデータプロセッサ（以下プロセッサ
と略す）が発生する制御信号からＤＲＡＭ制御信号を発
生する制御信号発生回路２が、プロセッサとＤＲＡＭの
間に必要となる。
ブロックを図３に示す。マイクロプロセッサ等のシステ
ムコントローラ、又はデータプロセッサは、それ自身が
有するデータ入出力等の制御信号を直接ＤＲＡＭ１に接
続できることはほとんどあり得ない。そのため、システ
ムコントローラ又はデータプロセッサ（以下プロセッサ
と略す）が発生する制御信号からＤＲＡＭ制御信号を発
生する制御信号発生回路２が、プロセッサとＤＲＡＭの
間に必要となる。
【０００３】制御信号発生回路２は、プロセッサからの
データリード／ライトの識別信号であるＲ／Ｗ信号及び
アドレス信号ＡＤＤＲ、さらに、プロセッサの動作と同
期をとるためのクロック信号を入力し、それらの信号か
らＤＲＡＭ１に対するＤＲＡＭ制御信号を発生する。
データリード／ライトの識別信号であるＲ／Ｗ信号及び
アドレス信号ＡＤＤＲ、さらに、プロセッサの動作と同
期をとるためのクロック信号を入力し、それらの信号か
らＤＲＡＭ１に対するＤＲＡＭ制御信号を発生する。
【０００４】
【発明が解決しようとする課題】上記のような従来技術
では、システムのデータ処理スピードを左右するＤＲＡ
Ｍの品種を変更した場合、制御信号そのものの変更が必
要となる。
では、システムのデータ処理スピードを左右するＤＲＡ
Ｍの品種を変更した場合、制御信号そのものの変更が必
要となる。
【０００５】本発明の目的は、この従来技術の問題点で
ある。ＤＲＡＭ品種変更に伴う、回路変更をなくし、シ
ステム開発力の向上を可能とすることにある。
ある。ＤＲＡＭ品種変更に伴う、回路変更をなくし、シ
ステム開発力の向上を可能とすることにある。
【０００６】
【課題を解決するための手段】上記目的は、ＤＲＡＭの
動作を制御するＤＲＡＭ制御信号発生回路の発生ＤＲＡ
Ｍ制御信号の動作タイミングを設定データ値により制御
するタイミング設定レジスタを設け、該タイミング設定
レジスタの設定データ値を上記ＤＲＡＭに対応した値に
設定してＤＲＡＭ制御信号の動作タイミングを制御する
ようにしたことにより達成される。
動作を制御するＤＲＡＭ制御信号発生回路の発生ＤＲＡ
Ｍ制御信号の動作タイミングを設定データ値により制御
するタイミング設定レジスタを設け、該タイミング設定
レジスタの設定データ値を上記ＤＲＡＭに対応した値に
設定してＤＲＡＭ制御信号の動作タイミングを制御する
ようにしたことにより達成される。
【０００７】
【作用】上記手段によれば、ＤＲＡＭが要求するタイミ
ング情報をタイミング設定レジスタに設定することによ
り、ＤＲＡＭ制御信号発生回路から発生するＤＲＡＭ制
御信号のタイミングを上記タイミング設定レジスタに設
定したタイミング値によって制御することができる。こ
れによってタイミング設定レジスタのデータ設定により
ＤＲＡＭの要求する制御タイミングにフレキシブルに対
応できる。
ング情報をタイミング設定レジスタに設定することによ
り、ＤＲＡＭ制御信号発生回路から発生するＤＲＡＭ制
御信号のタイミングを上記タイミング設定レジスタに設
定したタイミング値によって制御することができる。こ
れによってタイミング設定レジスタのデータ設定により
ＤＲＡＭの要求する制御タイミングにフレキシブルに対
応できる。
【０００８】
【実施例】以下本発明を一実施例により説明する。図１
は本発明の構成例を示す。図３との相違はタイミング設
定レジスタを設けてＤＲＡＭ制御信号の動作タイミング
を制御する点である。すなわち図示しないプロセッサか
らのデータ制御信号を受け、ＤＲＡＭ１に対しＤＲＡＭ
制御信号を発生する回路２と、該発生回路２の発生する
ＤＲＡＭ制御信号の動作をコントロールするタイミング
設定レジスタ３から構成される。
は本発明の構成例を示す。図３との相違はタイミング設
定レジスタを設けてＤＲＡＭ制御信号の動作タイミング
を制御する点である。すなわち図示しないプロセッサか
らのデータ制御信号を受け、ＤＲＡＭ１に対しＤＲＡＭ
制御信号を発生する回路２と、該発生回路２の発生する
ＤＲＡＭ制御信号の動作をコントロールするタイミング
設定レジスタ３から構成される。
【０００９】プロセッサは、タイミング設定レジスタ３
に対し、ＤＲＡＭ１が要求するＤＲＡＭ制御信号タイミ
ングを設定する。その設定は、プロセッサのデータ空間
アクセスと同様に、Ｒ／Ｗ（リード／ライト識別信号）
信号、ＡＤＤＲ（アドレス信号）信号により設定データ
信号によるデータが設定される。このタイミング設定レ
ジスタ３に設定された情報は、ＤＲＡＭ制御信号の動作
についてのタイミングであり、制御信号発生回路２は、
Ｒ／Ｗ信号、ＡＤＤＲ信号によりＤＲＡＭ１へのアクセ
スが決定され、クロック信号に同期したＤＲＡＭ制御信
号を発生する。
に対し、ＤＲＡＭ１が要求するＤＲＡＭ制御信号タイミ
ングを設定する。その設定は、プロセッサのデータ空間
アクセスと同様に、Ｒ／Ｗ（リード／ライト識別信号）
信号、ＡＤＤＲ（アドレス信号）信号により設定データ
信号によるデータが設定される。このタイミング設定レ
ジスタ３に設定された情報は、ＤＲＡＭ制御信号の動作
についてのタイミングであり、制御信号発生回路２は、
Ｒ／Ｗ信号、ＡＤＤＲ信号によりＤＲＡＭ１へのアクセ
スが決定され、クロック信号に同期したＤＲＡＭ制御信
号を発生する。
【００１０】この際、ＤＲＡＭ制御信号の動作タイミン
グは、先に設定した、タイミング設定レジスタ３の値に
より制御されることになる。
グは、先に設定した、タイミング設定レジスタ３の値に
より制御されることになる。
【００１１】図３に１つの実施例動作波形を示す。ＤＲ
ＡＭ制御信号のＲＡＳ及びＣＡＳは、それぞれ、ライン
アドレスの設定、カラムアドレスの設定タイミングを示
す信号である。ＤＲＡＭ１の要求により、ＲＡＳとＣＡ
Ｓ間の時間ｔ1，ラインアドレスＡ１ホールド時間ｔ2，
カラムアドレスＡ２セットアップ時間ｔ3であり、クロ
ック信号の周期Ｔの場合、ｔ1＝２Ｔ，ｔ2＝ｔ3＝Ｔで
あったならば、タイミング設定レジスタ３には、ｔ1に
対応する値として“２”が、ｔ2，ｔ3に対応する値とし
て“１”がセットされることになる。
ＡＭ制御信号のＲＡＳ及びＣＡＳは、それぞれ、ライン
アドレスの設定、カラムアドレスの設定タイミングを示
す信号である。ＤＲＡＭ１の要求により、ＲＡＳとＣＡ
Ｓ間の時間ｔ1，ラインアドレスＡ１ホールド時間ｔ2，
カラムアドレスＡ２セットアップ時間ｔ3であり、クロ
ック信号の周期Ｔの場合、ｔ1＝２Ｔ，ｔ2＝ｔ3＝Ｔで
あったならば、タイミング設定レジスタ３には、ｔ1に
対応する値として“２”が、ｔ2，ｔ3に対応する値とし
て“１”がセットされることになる。
【００１２】このようにタイミング設定レジスタ３のタ
イミング情報の設定は、ＤＲＡＭの要求する制御タイミ
ングに対応する値に設定され、この設定によってＤＲＡ
Ｍの要求する制御タイミングにフレキシブルに対応でき
ることになる。
イミング情報の設定は、ＤＲＡＭの要求する制御タイミ
ングに対応する値に設定され、この設定によってＤＲＡ
Ｍの要求する制御タイミングにフレキシブルに対応でき
ることになる。
【００１３】
【発明の効果】以上のように、本発明によれば、ＤＲＡ
Ｍの要求する制御タイミングをフレキシブルに変更する
ことができるため、画像データ処理等のデータプロセッ
シングに大きな影響を及ぼすＤＲＡＭのスピードにフレ
キシブルに対応するシステム構築が可能となる。
Ｍの要求する制御タイミングをフレキシブルに変更する
ことができるため、画像データ処理等のデータプロセッ
シングに大きな影響を及ぼすＤＲＡＭのスピードにフレ
キシブルに対応するシステム構築が可能となる。
【図１】本発明の一実施例構成図である。
【図２】本発明の１つの実施例動作波形図を示す。
【図３】従来の構成図である。
【符号の説明】 １…ＤＲＡＭ、２…制御信号発生回路、３…タイミング
設定レジスタ。
設定レジスタ。
Claims (1)
- 【請求項１】 ＤＲＡＭ内データをアクセス制御する装
置において、ＤＲＡＭの動作を制御するＤＲＡＭ制御信
号発生回路の発生ＤＲＡＭ制御信号の動作タイミングを
設定データ値により制御するタイミング設定レジスタを
設け、該タイミング設定レジスタの設定データ値を上記
ＤＲＡＭに対応した値に設定してＤＲＡＭ制御信号の動
作タイミングを制御するようにしたことを特徴とするＤ
ＲＡＭ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6279078A JPH08137737A (ja) | 1994-11-14 | 1994-11-14 | Ｄｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6279078A JPH08137737A (ja) | 1994-11-14 | 1994-11-14 | Ｄｒａｍ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08137737A true JPH08137737A (ja) | 1996-05-31 |
Family
ID=17606113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6279078A Pending JPH08137737A (ja) | 1994-11-14 | 1994-11-14 | Ｄｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08137737A (ja) |
-
1994
- 1994-11-14 JP JP6279078A patent/JPH08137737A/ja active Pending
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