JPH0458899U - - Google Patents

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JPH0458899U
JPH0458899U JP10053090U JP10053090U JPH0458899U JP H0458899 U JPH0458899 U JP H0458899U JP 10053090 U JP10053090 U JP 10053090U JP 10053090 U JP10053090 U JP 10053090U JP H0458899 U JPH0458899 U JP H0458899U
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JP
Japan
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adder
output end
input end
diode
delay device
Prior art date
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JP10053090U
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Description

【図面の簡単な説明】
第１図は本考案の実施例の回路図、第２図は第
１図の動作を例示するタイミングチヤート、第３
図は従来のピークホールド回路の回路図、第４図
ａ〜ｃは第３図の動作を例示するタイミングチヤ
ートである。 １……外部入力端子、２……加算器、３……遅
延器、４……ダイオード、５……コンデンサ、６
……外部出力端子、７……バツフア。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力信号を一方の入力端に接続した加算器と、
    入力端を前記加算器の出力端に接続し出力端を前
    記加算器のもう一方の入力端に接続した遅延器と
    、前記遅延器の出力端をアノードに接続したダイ
    オードと、前記ダイオードのカリードと外部出力
    端子とを接続する信号線に並列に接続したコンデ
    ンサとを備えていることを特徴とするピークホー
    ルド回路。
JP10053090U 1990-09-26 1990-09-26 Pending JPH0458899U (ja)

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JP10053090U JPH0458899U (ja) 1990-09-26 1990-09-26

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JP10053090U JPH0458899U (ja) 1990-09-26 1990-09-26

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JPH0458899U true JPH0458899U (ja) 1992-05-20

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JP10053090U Pending JPH0458899U (ja) 1990-09-26 1990-09-26

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