JPH0459152U - - Google Patents
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- Publication number
- JPH0459152U JPH0459152U JP10121790U JP10121790U JPH0459152U JP H0459152 U JPH0459152 U JP H0459152U JP 10121790 U JP10121790 U JP 10121790U JP 10121790 U JP10121790 U JP 10121790U JP H0459152 U JPH0459152 U JP H0459152U
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- JP
- Japan
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- transistor
- lsi chip
- integrated circuit
- bad
- check
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
第１図は本考案の一実施例を示す図、第２図は
第１図のチエツクトランジスタ７を示す拡大図、
第３図は、従来の集積回路を示す図である。 １……ＬＳＩチツプ、２……Ｉ／Ｏパツド、３
……電源配線、４……内部セル、５……引出し配
線、６……チエツクトランジスタ用外部パツド、
７……チエツクトランジスタ、８……チエツクト
ランジスタ用内部パツド。
第１図のチエツクトランジスタ７を示す拡大図、
第３図は、従来の集積回路を示す図である。 １……ＬＳＩチツプ、２……Ｉ／Ｏパツド、３
……電源配線、４……内部セル、５……引出し配
線、６……チエツクトランジスタ用外部パツド、
７……チエツクトランジスタ、８……チエツクト
ランジスタ用内部パツド。
Claims (1)
- 集積回路において、ＬＳＩチツプ上のトランジ
スタの良、不良をチエツクするためのチエツクト
ランジスタをＬＳＩチツプのほぼ中央に設けるこ
とを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121790U JPH0459152U (ja) | 1990-09-27 | 1990-09-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121790U JPH0459152U (ja) | 1990-09-27 | 1990-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0459152U true JPH0459152U (ja) | 1992-05-21 |
Family
ID=31844485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121790U Pending JPH0459152U (ja) | 1990-09-27 | 1990-09-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0459152U (ja) |
-
1990
- 1990-09-27 JP JP10121790U patent/JPH0459152U/ja active Pending