JPH0459794B2 - - Google Patents
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- JPH0459794B2 JPH0459794B2 JP61193420A JP19342086A JPH0459794B2 JP H0459794 B2 JPH0459794 B2 JP H0459794B2 JP 61193420 A JP61193420 A JP 61193420A JP 19342086 A JP19342086 A JP 19342086A JP H0459794 B2 JPH0459794 B2 JP H0459794B2
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- JP
- Japan
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- source
- voltage
- potential
- fet2
- drive circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/068—Stabilisation of laser output parameters
- H01S5/06808—Stabilisation of laser output parameters by monitoring the electrical laser parameters, e.g. voltage or current
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ（以下FETと称する）
を用いたレーザダイオード（以下LDと称する）
駆動回路において、差動増幅器と積分回路構成の
過大電流防止回路と、FETのソース電圧Vsを一
定にするための可変電圧素子とにより構成される
フイードバツクループを該FETのソースに設け
る事によつて、LDの光出力を安定化するもので
ある。
を用いたレーザダイオード（以下LDと称する）
駆動回路において、差動増幅器と積分回路構成の
過大電流防止回路と、FETのソース電圧Vsを一
定にするための可変電圧素子とにより構成される
フイードバツクループを該FETのソースに設け
る事によつて、LDの光出力を安定化するもので
ある。
本発明は、デイジタル光通信の光源として使用
されるLDの駆動回路の改良に関するものである。
されるLDの駆動回路の改良に関するものである。
FETを使用したLD駆動回路において、安定な
光出力信号を得るためには、ソースの電位が安定
であることが望ましい。
光出力信号を得るためには、ソースの電位が安定
であることが望ましい。
又、該LD駆動回路に使用される電源をオンに
したとき、FETに過大電流が流れると、該FET
のドレインに接続したLDを破損することがある。
したとき、FETに過大電流が流れると、該FET
のドレインに接続したLDを破損することがある。
このためこのような過大電流の発生を極力抑え
なければならないが、実装面積が狭く、より信頼
性を高くすることが望ましい。
なければならないが、実装面積が狭く、より信頼
性を高くすることが望ましい。
第４図は第一の従来例としてのLD駆動回路図
である。
である。
第５図は一例のFETの特性図に、入出力信号
波形図を重畳させた図であり、横軸はゲート・ソ
ース間電圧Vgs及び入力信号波形を、縦軸はドレ
イン電流Id及びLD駆動パルス波形を示している。
波形図を重畳させた図であり、横軸はゲート・ソ
ース間電圧Vgs及び入力信号波形を、縦軸はドレ
イン電流Id及びLD駆動パルス波形を示している。
第６図は過大電流の発生する期間を示す図であ
り、横軸は時間を、縦軸はゲートの電位Vg、及
びソースの電位Vsを示している。
り、横軸は時間を、縦軸はゲートの電位Vg、及
びソースの電位Vsを示している。
第７図は第二の従来例としてのLD駆動回路図
である。
である。
第４図において、FET２のソースとその電源
Vss（負電源）の間に接続されたツエナダイオー
ドD2は、FET２のソースの負の電源電圧Vssよ
りも、絶対値において小さいツエナ電圧Vzをも
ち、ソース電圧を一定に保つために挿入されてい
る。
Vss（負電源）の間に接続されたツエナダイオー
ドD2は、FET２のソースの負の電源電圧Vssよ
りも、絶対値において小さいツエナ電圧Vzをも
ち、ソース電圧を一定に保つために挿入されてい
る。
一方、FET２のゲートにはダイオードD1を介
して電源Vee（負電源）に接続し、ゲートのバイ
アスが一定になるようにしている。
して電源Vee（負電源）に接続し、ゲートのバイ
アスが一定になるようにしている。
又、ゲート、及びソースの電源Vgg（負電源）、
Vee（負電源）、及びVssにはコンデンサが接続さ
れ、その他が接地されているため、これら各電源
がオフの時にはゲート、及びソースの電位は0V
となつている。
Vee（負電源）、及びVssにはコンデンサが接続さ
れ、その他が接地されているため、これら各電源
がオフの時にはゲート、及びソースの電位は0V
となつている。
今、これら各電源のスイツチ（図示しない）を
オフの状態からオンに投入すると、装置によつて
は、ゲートの電源Vgg、Veeと、ソースの電源
Vssの立ち上がり時間が異なる特性を有すること
がある。
オフの状態からオンに投入すると、装置によつて
は、ゲートの電源Vgg、Veeと、ソースの電源
Vssの立ち上がり時間が異なる特性を有すること
がある。
そしてゲートの電位Vgの方がソースの電位Vs
よりも低くなるのが遅れた場合、第５図に示す
FET２の特性によりVgsがほぼ０（ゼロ）となり、
第６図に斜線で示すようにFET２のゲートの電
位Vgが、Vgsの設定値以上にソースの電位Vsに
近づくか、又はソースの電位Vsを越える時、
FET２には過大電流が流れLD１を破損すること
があつた。
よりも低くなるのが遅れた場合、第５図に示す
FET２の特性によりVgsがほぼ０（ゼロ）となり、
第６図に斜線で示すようにFET２のゲートの電
位Vgが、Vgsの設定値以上にソースの電位Vsに
近づくか、又はソースの電位Vsを越える時、
FET２には過大電流が流れLD１を破損すること
があつた。
このような過大電流の発生を防止するために、
第７図に示すようにソースに接続したツエナダイ
オードD2とソースの電源Vssの間にリレーの接点
６を接続しておき、ソースの電源Vssのスイツチ
（図示しない）を投入すると、リレー駆動装置７
に内蔵したタイマ（図示しない）によりFET２
のゲート電位Vgがソース電位Vsより低くなつて
バイアスが安定した後、リレーの接点６を駆動し
てFET２に電流を流すようにしていた。
第７図に示すようにソースに接続したツエナダイ
オードD2とソースの電源Vssの間にリレーの接点
６を接続しておき、ソースの電源Vssのスイツチ
（図示しない）を投入すると、リレー駆動装置７
に内蔵したタイマ（図示しない）によりFET２
のゲート電位Vgがソース電位Vsより低くなつて
バイアスが安定した後、リレーの接点６を駆動し
てFET２に電流を流すようにしていた。
この結果、FET２のドレインには過大電流が
流れることはなく、LD１の破損を防ぐことが出
来る。
流れることはなく、LD１の破損を防ぐことが出
来る。
次に、定常状態において第５図に示すような特
性を有するFET２のゲート・ソース間電圧Vgs
を、ドレイン電流Idを０（ゼロ）にするピンチオ
フ電圧Vpより少し低い電圧Vgoに設定して、例
えば“０（ゼロ）”と“１”から成る入力信号の
“１”が上記FET２のゲートに入力する時だけ
VgsがV1となり、FET２にはドレイン電流Id1が
流れるようになつている。
性を有するFET２のゲート・ソース間電圧Vgs
を、ドレイン電流Idを０（ゼロ）にするピンチオ
フ電圧Vpより少し低い電圧Vgoに設定して、例
えば“０（ゼロ）”と“１”から成る入力信号の
“１”が上記FET２のゲートに入力する時だけ
VgsがV1となり、FET２にはドレイン電流Id1が
流れるようになつている。
同時にソースに接続したコンデンサC2には、
上記ドレイン電流Idのうち交流成分が流れ、ツエ
ナダイオードD2には入力信号の“１”と“０”
の組み合わせによつて生ずる直流の平均電流が流
れる。
上記ドレイン電流Idのうち交流成分が流れ、ツエ
ナダイオードD2には入力信号の“１”と“０”
の組み合わせによつて生ずる直流の平均電流が流
れる。
しかしながら上述の従来例のLD駆動回路によ
る方法では、第８図に示すように例えば“１”と
“０”からなるパルスの入力信号の“１”の発生
確立を示すマーク率を変化により、FETのソー
スに流れる平均直流電流(a)が変動し、ソースに接
続したツエナダイオードに流れる電流Izが変化す
る。このため、ツエナダイオードの両端の電圧
Vz(b)が変化しFET２のソースの電位Vs(c)が変化
する結果、FTE２のVgs(d)が変化して、“１”の
発生確立の増加、即ちマーク率が増加するとVgs
が負で絶対値が大きくなり、LD１を駆動するパ
ルスのピーク電流値(e)が減少するという問題点が
あつた。
る方法では、第８図に示すように例えば“１”と
“０”からなるパルスの入力信号の“１”の発生
確立を示すマーク率を変化により、FETのソー
スに流れる平均直流電流(a)が変動し、ソースに接
続したツエナダイオードに流れる電流Izが変化す
る。このため、ツエナダイオードの両端の電圧
Vz(b)が変化しFET２のソースの電位Vs(c)が変化
する結果、FTE２のVgs(d)が変化して、“１”の
発生確立の増加、即ちマーク率が増加するとVgs
が負で絶対値が大きくなり、LD１を駆動するパ
ルスのピーク電流値(e)が減少するという問題点が
あつた。
更に過大電流の発生を防止するのにリレーを使
用することにより、実装面積が広くなり、かつ機
構部品であるために信頼性も低下するという問題
点があつた。
用することにより、実装面積が広くなり、かつ機
構部品であるために信頼性も低下するという問題
点があつた。
上記問題点は、第１図に示すように電界効果ト
ランジスタ２によりレーザダイオード１を駆動す
るレーザダイオード駆動回路において、該電界効
果トランジスタ２のソースとソース電源の間にソ
ース電圧Vsを一定にするための可変電圧素子３
を挿入し、差動増幅器４で該ソース電圧Vsと予
め定められた基準電圧との差電圧を求め、該差電
圧を、電源投入時に過大電流の発生を防止する積
分回路構成の過大電流防止回路５を介して該可変
電圧素子３に加え、該ソース電圧Vsが基準電圧
に等しくなるように該可変電圧素子３を制御する
ようにした本発明のLD駆動回路によつて解決さ
れる。
ランジスタ２によりレーザダイオード１を駆動す
るレーザダイオード駆動回路において、該電界効
果トランジスタ２のソースとソース電源の間にソ
ース電圧Vsを一定にするための可変電圧素子３
を挿入し、差動増幅器４で該ソース電圧Vsと予
め定められた基準電圧との差電圧を求め、該差電
圧を、電源投入時に過大電流の発生を防止する積
分回路構成の過大電流防止回路５を介して該可変
電圧素子３に加え、該ソース電圧Vsが基準電圧
に等しくなるように該可変電圧素子３を制御する
ようにした本発明のLD駆動回路によつて解決さ
れる。
本発明によれば、入力信号のマーク率が変動す
ると、FET２のソースに流れるマーク率の変動
に対応して変動する直流成分が、FET２のソー
スに接続したコンデンサC2に充電される。この
ソースの電圧が差動増幅器４の一方の入力端子に
加えられるが、この電圧が該差動増幅器４の他方
の入力端子に加えた基準電圧と等しくなるよう
に、３を制御することにより、ソース電位を一定
に保つことが出来る。
ると、FET２のソースに流れるマーク率の変動
に対応して変動する直流成分が、FET２のソー
スに接続したコンデンサC2に充電される。この
ソースの電圧が差動増幅器４の一方の入力端子に
加えられるが、この電圧が該差動増幅器４の他方
の入力端子に加えた基準電圧と等しくなるよう
に、３を制御することにより、ソース電位を一定
に保つことが出来る。
更に、該差動増幅器４と可変電圧素子３の間に
設けた積分回路から成る過大電流防止回路５によ
つて、電源投入時にゲートの電位の変化よりもゆ
つくりとソースの電位を変化させることにより、
過大電流の発生を防止することが出来、小型で信
頼性の高いLD駆動回路が得られる。
設けた積分回路から成る過大電流防止回路５によ
つて、電源投入時にゲートの電位の変化よりもゆ
つくりとソースの電位を変化させることにより、
過大電流の発生を防止することが出来、小型で信
頼性の高いLD駆動回路が得られる。
第２図は本発明の実施例のLD駆動回路図であ
る。
る。
第３図は本発明の効果を説明する図であり、横
軸は時間を、縦軸はゲート、及びソースの電位を
示している。
軸は時間を、縦軸はゲート、及びソースの電位を
示している。
全図を通じて同一符号は同一対象物を示す。
第７図に示す従来例におけるツエナダイオード
D2、リレーの接点６、及びリレー駆動装置７を
除去し、代わりに第２図に示すように、FET２
のソースとその電源Vssの間に、ソース電位安定
化回路８、及び該回路８内に過大電流防止回路５
を接続する。
D2、リレーの接点６、及びリレー駆動装置７を
除去し、代わりに第２図に示すように、FET２
のソースとその電源Vssの間に、ソース電位安定
化回路８、及び該回路８内に過大電流防止回路５
を接続する。
第２図において差動増幅器４のプラスの入力端
子ｂには、基準電圧Vrefとして、ソースの電位
Vsの最初に設定値にほぼ等しい値に設定する。
子ｂには、基準電圧Vrefとして、ソースの電位
Vsの最初に設定値にほぼ等しい値に設定する。
今、入力信号のマーク率の変動によりソースの
電位Vsが最初の設定値より低い方に変動した時、
差動増幅器４のマイナスの入力端子ａにその低く
なつたソースの電位Vsが入力される。
電位Vsが最初の設定値より低い方に変動した時、
差動増幅器４のマイナスの入力端子ａにその低く
なつたソースの電位Vsが入力される。
差動増幅器４において上記の入力端子ａの低く
なつたソースの電位、及びｂの基準電圧Vrefの
差の電圧が増幅されるため、その出力電圧Vdは
高くなる。この出力電圧Vd′が過大電流防止回路
５を介して、定電圧化素子３として使用する、例
えばトランジスタ３０のベースに加えられるた
め、エミツタの電位は、上記出力電圧Vdにベー
ス・エミツタ間の電圧（約0.7V）を加えた電圧
となり、エミツタの電圧、即ちFET２のソース
の電位Vsは高くなる。このようにしてソースの
電位Vsは安定化される。
なつたソースの電位、及びｂの基準電圧Vrefの
差の電圧が増幅されるため、その出力電圧Vdは
高くなる。この出力電圧Vd′が過大電流防止回路
５を介して、定電圧化素子３として使用する、例
えばトランジスタ３０のベースに加えられるた
め、エミツタの電位は、上記出力電圧Vdにベー
ス・エミツタ間の電圧（約0.7V）を加えた電圧
となり、エミツタの電圧、即ちFET２のソース
の電位Vsは高くなる。このようにしてソースの
電位Vsは安定化される。
反対にFET２のソースの電位Vsが設定値より
高い方に変動した時には、差動増幅器４の出力電
圧Vdは低くなり、トランジスタ３０のエミツタ
の電位、即ちFET２のソースの電位Vsは低くな
り、ソースの電位Vsは一定に保たれる。このよ
うにして、入力信号のマーク率が変動してもソー
ス電位Vsは一定に保たれる。
高い方に変動した時には、差動増幅器４の出力電
圧Vdは低くなり、トランジスタ３０のエミツタ
の電位、即ちFET２のソースの電位Vsは低くな
り、ソースの電位Vsは一定に保たれる。このよ
うにして、入力信号のマーク率が変動してもソー
ス電位Vsは一定に保たれる。
更に、LD駆動回路の電源を投入した場合にも、
抵抗RiとコンデンサCiにより、第３図に示すよ
うに、ソース電圧Vsは、アース電位からソース
の一定値の電位Vs（負電圧）に向かつてゆつくり
と変化していき、ゲートの電位Vgの方がソース
の電位Vsよりも早く低くなり、このためFET２
のドレインに過大な電流が流れることもなく、同
FET２のドレインに接続したLD１にも過大な電
流が流れることはなく、LD１を破損することは
ない。
抵抗RiとコンデンサCiにより、第３図に示すよ
うに、ソース電圧Vsは、アース電位からソース
の一定値の電位Vs（負電圧）に向かつてゆつくり
と変化していき、ゲートの電位Vgの方がソース
の電位Vsよりも早く低くなり、このためFET２
のドレインに過大な電流が流れることもなく、同
FET２のドレインに接続したLD１にも過大な電
流が流れることはなく、LD１を破損することは
ない。
以上説明のように本発明によれば、リレーを用
いず、FETのソースに接続した差動増幅器と過
大電流防止回路とトランジスタからなるフイード
バツクループにより、入力信号のマーク率の変動
による光出力の変動を防止し、更に該回路内のコ
ンデンサと抵抗からなる過大電流防止回路により
過大電流の発生を防止でき、小型で信頼性の高い
LD駆動回路が得られるという効果がある。
いず、FETのソースに接続した差動増幅器と過
大電流防止回路とトランジスタからなるフイード
バツクループにより、入力信号のマーク率の変動
による光出力の変動を防止し、更に該回路内のコ
ンデンサと抵抗からなる過大電流防止回路により
過大電流の発生を防止でき、小型で信頼性の高い
LD駆動回路が得られるという効果がある。
第１図は本発明の原理図、第２図は本発明の実
施例のLD駆動回路図、第３図は本発明の効果を
説明する図、第４図は第一の従来例としてのLD
駆動回路図、第５図は一例のFETの特性図に、
入出力信号波形図を重畳させた図、第６図は過大
電流の発生する期間を示す図、第７図は第二の従
来例としてのLD駆動回路図、第８図は一例のマ
ーク率と平均直流電流、ツエナ電圧Vz、ソース
電位Vs、ゲート・ソース間電圧Vgs、ピーク電
流値の関係を示す図である。 図において、１はLD、２はFET、３は可変電
圧素子、３０はトランジスタ、４は差動増幅器、
５は過大電流防止回路、６はリレーの接点、７は
リレー駆動装置、８はソース電位安定化回路を示
す。
施例のLD駆動回路図、第３図は本発明の効果を
説明する図、第４図は第一の従来例としてのLD
駆動回路図、第５図は一例のFETの特性図に、
入出力信号波形図を重畳させた図、第６図は過大
電流の発生する期間を示す図、第７図は第二の従
来例としてのLD駆動回路図、第８図は一例のマ
ーク率と平均直流電流、ツエナ電圧Vz、ソース
電位Vs、ゲート・ソース間電圧Vgs、ピーク電
流値の関係を示す図である。 図において、１はLD、２はFET、３は可変電
圧素子、３０はトランジスタ、４は差動増幅器、
５は過大電流防止回路、６はリレーの接点、７は
リレー駆動装置、８はソース電位安定化回路を示
す。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタ２によりレーザダイオ
ード１を駆動するレーザダイオード駆動回路にお
いて、 該電界効果トランジスタ２のソースとソース電
源の間にソース電圧Vsを一定にするための可変
電圧素子３を挿入し、差動増幅器４で該ソース電
圧Vsと予め定められた基準電圧との差電圧を求
め、該差電圧を、電源投入時に過大電流の発生を
防止する積分回路構成の過大電流防止回路５を介
して該可変電圧素子３に加え、該ソース電圧Vs
が基準電圧に等しくなるように該可変電圧素子３
を制御するようにしたことを特徴とするレーザダ
イオード駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19342086A JPS6348885A (ja) | 1986-08-19 | 1986-08-19 | レ−ザダイオ−ド駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19342086A JPS6348885A (ja) | 1986-08-19 | 1986-08-19 | レ−ザダイオ−ド駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348885A JPS6348885A (ja) | 1988-03-01 |
| JPH0459794B2 true JPH0459794B2 (ja) | 1992-09-24 |
Family
ID=16307669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19342086A Granted JPS6348885A (ja) | 1986-08-19 | 1986-08-19 | レ−ザダイオ−ド駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348885A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291484A (ja) * | 1988-05-19 | 1989-11-24 | Nec Corp | 半導体レーザ光増幅器の駆動方法および半導体レーザ光増幅装置 |
| JP2890409B2 (ja) * | 1988-05-20 | 1999-05-17 | 日本電気株式会社 | 電荷転送装置 |
| JPH0569964U (ja) * | 1992-02-26 | 1993-09-21 | 旭光学工業株式会社 | レーザダイオード発光装置の突入電流防止回路 |
| JP2000012950A (ja) | 1998-04-23 | 2000-01-14 | Matsushita Electron Corp | 半導体レ―ザ装置 |
| WO2004107611A1 (ja) * | 2003-06-02 | 2004-12-09 | Matsushita Electric Industrial Co., Ltd. | レーザダイオードの消光比制御方法及び消光比制御回路、集積回路、送信装置、並びに通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140685A (en) * | 1980-04-02 | 1981-11-04 | Sumitomo Electric Ind Ltd | Dc bias circuit for semiconductor laser |
| US4594717A (en) * | 1984-03-27 | 1986-06-10 | Optical Storage International-U.S. | Driver circuit for laser diode |
-
1986
- 1986-08-19 JP JP19342086A patent/JPS6348885A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348885A (ja) | 1988-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |