JPH02183328A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数ビット加算処理を高速化するためのデジ
タル信号処理装置に関するものである。

従来の技術 以下に、従来のデジタル信号処理装置について説明する
。第７図は、従来のデジタル信号処理装置に使われてい
た加算器群であり、ＸＡＩ〜ＸＡ８は、反転桁上げ入カ
ー反転桁上げ出力型の全加算器である。

次に、このデジタル信号処理装置について、その動作を
説明する。

まず、最下位ビットに桁上げ人力ＮＣＩが入り、Ａｌ、
Ｂｌの信号と加算され、その結果、和出力Ｓ１と、桁上
げ出力ＮＣ０Ｉが決まる。ついで、次桁の加算器ＸＡ２
で、下位桁加算器ＸＡＩでの加算と同様な手順で、和出
力Ｓ２と桁上げ出力ＮＧＯ２が決まる。この様にして、
順次、上位桁への桁上げ出力が定まり、最終的に最上位
ビットの加算器ＸＡ８の和出力Ｓ８と桁上げ出力ＮＣＯ
３が決まる。

発明が解決しようとする課題 しかしながら、上記従来の構成では、下位ビットの桁上
げ出力が決定しなければ、上位ビットの桁上げ入力が決
まらず、その結果、最上位ビットの加算器の和出力と桁
上げ出力が決定するまでに、最下位ビットの桁上げ入力
が入ってから時間がかかるという間層があった。

本発明は上記従来の問題点を解決するもので、より短時
間で最上位ビットの和出力と桁上げ出力を決定すること
のできるデジタル信号処理装置を提供することを目的と
する。

課題を解決するための手段 この目的を達成するために、本発明のデジタル信号処理
装置は、２組みのキャリー回路をもつ加算器により構成
される加算器群の最下位ビットの加算器の桁上げ入力を
、１組みの方はハイレベルに、残りの１組みの方はロー
レベルに固定しておき、実際の前記最下位ビットの加算
器の桁上げ入力信号を、セレクト信号とし、どちらか１
組みの演算結果を選択して出力する構成を有している。

作用 この構成によって、最下位ビットの桁上げ入力がある場
合と、ない場合について、各ビットの和出力と桁上げ出
力は、各ビットのＡ入力、Ｂ入力の信号が入ると同時に
、それぞれ決定し、実際の最下位ビットの桁上げ入力の
信号を制御信号とするセレクターにより各ビット同時に
和出力が決定すると共に、最上位ビットの桁上げ出力が
決定するため、最上位ビットの和出力と桁上げ出力が決
定するまでの時間を短縮することができる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例におけるデジタル信号処理
装置の構成を示すものである。

第１図において、ＦＡＩ、ＦＡ４は第２図に示す回路構
成の全加算器で、ＦＡ２．ＦＡ３．ＦＡ５〜ＦＡ８は第
３図に示す回路構成の全加算器で、５ＥＬ１．５ＥＬ２
は、第４図に示す回路構成のキャリーセレクト回路であ
る。

以上のように構成された本実施例のデジタル信号処理装
置について、以下、その動作を説明する。

まず、加算器ＦＡＩの入力端子Ａ１．Ｂｌに入って（る
Ａ、Ｂ各県の信号によって、第２図中のノードＳＭＩ、
ＳＭ２の電圧レベルが決まる。

同時に出力ＮＣ０１，ＮＣＯ２の電圧レベルも決定する
。

次に、加算器ＦＡ２では第３図のように、加算器ＦＡＩ
の出力ＮＣ０Ｉ、ＮＣＯ２を入力ＮＣＩＩ。

ＮＣＩ２として受取り、ノードＳｌ、Ｓ２の電圧レベル
が決まる。同時に出力ＮＣ０Ｉ　、ＮＣＯ２の電圧レベ
ルも決定する。

このようにして、加算器ＦＡＩ〜ＦＡ３のそれぞれの回
路でノードＳｌ、Ｓ２．Ｓ３の各電圧レベルが決まる。

この時、加算器ＦＡＩのＮＣＩ入力にハイレベルの信号
（桁上りなし）が入ってくると、加算器ＦＡＩ〜ＦＡ３
の中のノード５ＥＬＬがハイレベルになり、Ｎ型トラン
ジスタが導通状態となり、加算器ＦＡＩ〜ＦＡ３のそれ
ぞれでノードＳＭＩ〜ＳＭ３が和出力として選択される
。また、加算器ＦＡ３の桁上り出力ＮＣ０Ｉ。

ＮＣＯ２は、キャリーセレクト回路５ＥＬＬにより選択
され、入力ＮＣｌ４が決まる。加算器ＦＡ４〜ＦＡ８と
キャリーセレクト回路５ＥＬ２は、上で説明したのと全
く同じ動作により和出力と出力ＮＧＯを決める。

以上のように本実施例によれば、桁上り入力がある場合
とない場合について計算しておきキャリーセレクト回路
５ＥＬＬ、５ＥＬ２の切換りにより各ビットの和出力と
桁上り出力が決まるので、最下位ビットに桁上り入力が
入った時刻から最上位ビットの桁上り出力が出る時刻ま
での遅延時間を、従来例に比べて短縮することができる
。

第５図の従来例の回路構成を見ると判る様に各ビットの
、Ａ、８両入力の信号が共にノ＼イレベルまたはローレ
ベルの場合は、そのビットの桁上り出力信号は、ローレ
ベルまたはノ１イレベルに決まる。従って、Ａ、８両入
力の信号のどちらか一方が、ハイレベルで、他方がロー
レベルとなるビットが、多数連続している場合に、上記
の効果は著しくなる。

なお、上記実施例では、下位ビット側で加算器３段の上
にキャリーセレクト回路を使い、上位ビット側では、加
算器５段の上にキャリーセレクト回路を使っているが、
これは遅延時間をさらに短縮するためである。遅延時間
を短縮するためには、下位ビット側の加算器の段数に比
べて上位ビット側の段数を増やした方が有利である。上
記のことを第１図の８ビツトの信号処理の場合について
説明する。

その前に、遅延時間を見積る際の目安となるゲート段数
について考える。第３図において、出力ＮＣ０Ｉを入力
Ａ、Ｂ、ＮＣＩから見ると、それぞれゲート１段で決定
する構成となっている。

出力ＮＣＯ２についても同様にゲート１段で決まる構成
となっている。

一方、和出力ＳＭ２　’を入力Ａ、Ｂから見ると最大遅
延の場合ゲート３段で決定する構成となっている。

上記説明で判る様に、この全加算器は遅延時間に関して
、キャリー優先の回路構成になっている。

また、第４図のキャリーセレクト回路では、出力ＮＧＯ
は、入力ＮＣＩＩ、ＮＣＩ２から見ると、それぞれゲー
ト１段で決定する構成となっている。

第６図は本発明の他の実施例装置の構成図である。第６
図のＮＣｌ３が決定するまでには、全加算器のキャリ一
部のゲート段数が４段とキャリーセレクト回路のゲート
段数１段の計５段分の遅延時間がある。これに対して上
位ビット側の和出力は、ゲート３段分の遅延時間の後、
決定しており゛セレクト信号の待ち状態にあることにな
る。第１図の様に下位ビット側を全加算器３段にしてや
ると、ＮＣｌ４は、ゲート段数４段分の遅延で決定する
ので、上記のセレクト信号待ち状態の時間を短縮できる
。従って、全体の遅延時間を短縮することができること
になる。

従って、第３図の回路の桁上げ入力部のインバータの駆
動能力によっては、この段数を最適化させて使うことが
できる。

発明の効果 本発明によれば、あらかじめ最下位ビットの桁上り入力
が有る場合を、別々に演算してお（装置と、実際の最下
位ビットの桁上り入力によって切換えるセレクターを設
けることにより、信号処理の高速化（最大遅延時間の短
縮化）をすることができる優れたデジタル信号処理装置
を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデジタル信号処理装
置の構成図、第２図〜第５図は第１図中の各回路の構成
を示す回路図、第６図は本発明の他の実施例装置の構成
図、第７図は従来のデジタル信号処理装置の構成図であ
る。 ＦＡＩ〜ＦＡ８・・・・・・加算器、５ＥＬＩ、５ＥＬ
２・・・・・・キャリーセレクト回路。 第 図 ＣＩ

Claims (2)

【特許請求の範囲】
1. （１）Ａ、Ｂの排他的論理回路の出力をゲートとする２
   組みのトランスファゲートと、Ａ、Ｂを入力とする２組
   みのゲート回路との縦列接続のみで構成されている２組
   みのキャリー回路をもつ加算器の桁上げ出力が、前記加
   算器の上位ビットの加算器の桁上げ入力に入ることによ
   り構成される加算器群を有するデジタル信号処理装置に
   おいて、前記加算器群の最下位ビットの加算器の桁上げ
   入力により、前記加算器群の和出力群、桁上げ出力群を
   選択することを特徴とするデジタル信号処理装置。
2. （２）加算器群が縦列に接続され、同加算器群に入力さ
   れる信号の下位ビット側の演算を行なう加算器群の加算
   器の段数が、前記信号の上位ビット側の演算を行なう加
   算器群の加算器の段数より少ないことを特徴とする請求
   項（１）記載のデジタル信号処理装置。