JPH04251330A

JPH04251330A - 並列加算器

Info

Publication number: JPH04251330A
Application number: JP3095333A
Authority: JP
Inventors: Ulrich Manfred; マンフレート・ウルリヒ
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1990-04-25
Filing date: 1991-04-25
Publication date: 1992-09-07
Also published as: EP0453600A1; EP0453600B1; KR100235146B1; KR910018900A; US5128892A; DE59010655D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】この発明は、各加算段が２つのデータ入
力端子と、キャリー入力端子及びキャリー出力端子を有
し、加算段により加算されたキャリー入力信号からキャ
リー出力信号を発生し、キャリー入力信号が印加される
キャリー発生回路とを有する隣接する加算段間のキャリ
ーを有した並列加算器に関する。

【０００２】最近のコンピュータ技術においては、高速
の信号処理は加算を行うことの出来る加算器を有すると
共に残りの演算の基礎を構成する算術論理ユニット（Ａ
ＬＵ）を必要とする。

【０００３】このような加算器は、Ｎビットのデータワ
ードを加算する機能を有し、各前段からのキャリーは各
次の高次ビットの計算をする際に、考慮される。

【０００４】キャリーを考慮して１クロックパルスでＮ
ビットデータワードの１ビットしか処理しないシリアル
の、それゆえ、低速の加算器の他に高速の、それ故プロ
セッサに使用される並列加算器が知られている。この方
法では、初めに複雑なロジック回路により、全てのキャ
リーを判断し、その後でしか加算が行われない。データ
ワードあたりのビット数が増加するにつれ、キャリーを
判断するロジック回路が複雑になるので、そのような構
成は不経済である。

【０００５】複雑なロジックを必要としない並列加算器
は“リップルスルー”として周知のキャリー操作を使用
する。

【０００６】

【実施例】本発明は、このような加算器に関するもので
あり、その基本的構成を図１に示す。このような並列加
算器は、データワードのビット数に相当する数の加算段
を有する。各加算段は、２つのデータ入力信号及びキャ
リー信号が供給され、これらの信号の和を取り、場合に
よってその加算段に送られるキャリー信号を発生する。２つのデータ入力信号は、各加算段に割り当てられる、
加算されるデータワード内の重みを有した２進値に相当
する。ある加算段は前段からの桁上げ信号を受信した場
合にのみ、演算を実行できる。よって、並列加算器によ
って行われる計算の最終結果が得られるまで、それ相応
の時間がかかる。

【０００７】本発明の目的は、リップスルーキャリーを
用いた並列加算器の総計算時間を短縮することである。

【０００８】本発明は、リップスルーキャリーを用いた
並列加算器において、総計算時間が主にキャリーを形成
するのに必要な時間によって決定されるという認識に基
づくものである。この総計算時間Ｔは、Ｔｔ＝Ｔｓ＋（
ｎ−１）Ｔｃによって求められる。

【０００９】但し、前記Ｔｔは、並列加算器の出力に最
終の結果が現れるまでの時間である。

【００１０】また、Ｔｓは、最上位の加算段がその合計
を計算するのに必要な時間である。また、Ｔｃは、加算
段内でキャリーを形成するのに必要な時間である。

【００１１】上記の関係式は、キャリー生成時間Ｔｃが
並列加算器の加算段数に比例することを示している。

【００１２】従って、時間Ｔｃを短縮することによって
並列加算器の総計算時間は、大幅に低減出来る。

【００１３】最近のコンピュータは、ＣＭＯＳ技術によ
って実現されるのが好ましい。この技術は、ＣＭＯＳ回
路に必要な電力は実質的にスイッチ動作に制限されるの
で、特に好ましい。スイッチ動作以外では実質的に電流
が流れないので、実際には電力が消費されない。

【００１４】各スイッチ動作の間、ＣＭＯＳ段の一部を
形成するトランジスタの入力容量の充電は、スイッチ信
号源によって反転にされる必要がある。並列加算器の場
合には、スイッチ信号源は各前段の加算段のキャリー出
力によって形成される。

【００１５】この発明の基本的な考えは、前加算段のキ
ャリー出力によりチャージが反転されるトータル入力キ
ャパシタンスを減少するように、少ないトランジスタで
加算段のキャリーを形成するのに伴う各加算段のサブ回
路を構築することである。

【００１６】この根本的な考えから、本発明による以下
の手段が導かれる。加算段の他のサブ回路と異なり、前
段の加算段から入力されるキャリー信号を処理するキャ
リー生成サブ回路の一部が、相補（コンプリメンタリ）
技術をにより実現されるのではなく、１つの導電型のト
ランジスタを用いることによって実現される。しかし、
この方法では、加算段のキャリー生成回路は前段の加算
段からのキャリー信号により一方向性にしか切り換えら
れない。本発明によると、この問題は、この加算段の実
際の計算段階の前の段階、いわゆるプリセット段階、に
ある各加算段のキャリー発生回路を全加算段からのキャ
リー信号により切り換えられない状態にすることにより
解決される。加算段に印加されるデータ入力信号と印加
されたキャリー信号とによりプリセット状態に相当する
キャリー出力を生じた場合、この状態は保存される。キ
ャリー出力を生じない場合には、他の状態に変化する。

【００１７】前記の考えは、ＣＭＯＳ技術における加算
器に制限されず、他の技術、例えばスイッチ動作中、空
乏層によって形成される入力容量の電荷を逆にする必要
にあるプッシュプルバイポーラ回路にも同様に適用であ
る。

【００１８】本発明は、隣接する加算段ＡＳ０−ＡＳ３
間のキャリーを有する並列加算器にある。各加算段は２
つのデータ入力端子ＡＥ´ＢＥ´を有し、キャリー入力
端子ＣＥ及びキャリー出力端子ＣＡを有するキャリー生
成回路ＣＴを有する。上記キャリー生成回路は、加算に
より加算されるキャリー入力信号Ａ０，Ｂ０…Ａ３，Ｂ
３からキャリー出力信号及び加算段に印加されるキャリ
ー入力信号を発生する。前記加算段及び前記加算段に印
加されたキャリー入力信号によって印加される。前記キ
ャリー生成回路ＣＴは、コンプリメンタリトランジスタ
Ｔ１，Ｔ３，Ｔ７，Ｔ９から形成されるコンプリメンタ
リ段ＣＳを有しており、供給電圧源の２つの端子（＋Ｖ
）及び（−Ｖ）に接続されるとともに、中心ノードＫが
前記キャリー出力端子ＣＡに接続されており、前記加算
段に印加されたデータ入力信号が同じ２進状態値を有す
る場合には、中心ノードＫの電位は上記２進状態値に相
当する電位になる。さらに、前記キャリー生成回路ＣＴ
は接続回路ＰＫＳ，ＮＫＳを有し、各接続回路の一端は
、供給電圧源の端子＋Ｖ，−Ｖにそれぞれ接続され、デ
ータ入力信号の各２進状態値が異なる場合には、他端Ｍ
１，Ｍ２は上記端子＋Ｖ，−Ｖと同電位になる。さらに
、前記キャリー生成回路ＣＴは、スイッチトランジスタ
Ｔ５，Ｔ６を有し、その主路は接続回路ＰＫＳ，ＮＫＳ
の他端Ｍ１，Ｍ２と中心ノードＫとの間に接続されてい
る。さらに、スイッチングトランジスタＴ５，Ｔ６の制
御電極には、キャリー入力信号が供給される。さらに各
加算段はプリセット装置ＶＳＡ，ＶＳＢを有し、それに
より前記加算段は、各計算サイクルの前にキャリー出力
のないプリセット状態に置かれる。

【００１９】本発明による並列加算器の各加算段のキャ
リー生成回路は、前段の加算段からのキャリー信号によ
って切り替えられる必要のあるスイッチトランジスタは
１つしか有していないので、電荷を逆にする必要のある
入力容量を通常のプッシュプル技術、例えばＣＭＯＳ技
術に比較して１／２に低減できる。これは、キャリー生
成回路を高速に非プリセット状態に変化させることによ
り実現される。印加されたキャリー信号に応答するキャ
リー発生回路の一部に、単一導電型のトランジスタを用
いるか、あるいは他の導電型のトランジスタを用いるか
によって、１つの２進状態でしか切り換わらない加算段
が得られる。従って、キャリー発生回路がプリセットさ
れる状態は、このサブ回路のトランジスタの導電型の選
択に依存する。簡単にする為に、以下の説明では印加さ
れたキャリー信号に応答するサブ回路が、Ｐチャネルト
ランジスタあるいはＮチャネルトランジスタのどちらで
構築されるかによって、“Ｐタイプ加算段”及び“Ｎタ
イプ加算段”の用語を使用する。このサブ回路は、ＣＭ
ＯＳ技術以外の技術、例えばバイポーラ技術によって実
現される場合には、対応する指示を選択する必要がある
。

【００２０】本発明の好適実施例においては、並列加算
器は、Ｎタイプ加算段とＰタイプ加算段を交互に配置し
て形成される。この並列加算器は、キャリーインバータ
が各加算段間に必要ないという長所を有する。同じタイ
プの加算段が直列に接続される場合には、そのようなキ
ャリーインバータが必要である。

【００２１】特に、好適な実施例においては、並列加算
器の加算段は２つのグループに分割され、この２つのグ
ループは、プリセット段階及び計算段階で交互に動作す
る。すなわち、１つのグループが、計算段階で動作して
いる間、他のグループはプリセット段階に保持される。このような実施例の場合、個々の加算段をプリセットす
る制御ロジックは比較的簡素化出来る。２つのグループ
への分割は次のように行うのが望しい。即ち、加算段の
昇べきの順にまず１つのグループの加算段だけが連続し
、その次に他のグループの加算段だけが連続するように
構成する。

【００２２】うまく動作する方法によって分割されるの
が好ましい。上記２つのグループは同じ数の加算段を有
するのが好ましい。

【００２３】異なるグループに属する加算段は、バッフ
ァ装置を介して互いに接続されるのが好ましい。バッフ
ァ装置には、次の加算段が計算段階に入るまでの間、前
段で発生されたキャリー信号が格納される。バッファ装
置は前記加算段のように、別個のプリセット段階でプリ
セットされるのが望しい。バッファ装置は、段階が変化
する間にキャリーが失われたり、誤ってキャリーが発生
されるのを防止する。特に、本発明の好適実施例におい
ては、最上位ビットの加算段からのキャリー出力信号は
、最下位の加算段のキャリー入力端子に供給される。これは、キャリーフィードバック回路、好ましくはキャ
リー選択回路手段により行われる。本発明には、加算段
の場合のように、最上位の加算段によって形成されるキ
ャリー出力信号は、１つのトランジスタによって進めら
れる。よって、キャリーフィードバック路もまた、プリ
セット段階でプリセットされる。この手段は、計算され
たキャリー信号を次の高次の加算段へ高速に転送するだ
けでなく、２つのデータワードの加算から生じる最上位
加算段からのキャリーが、最下位の加算段のキャリー入
力端子に高速に供給することが可能である。特に、この
好適実施例は、データワードを高速に累算するのに適し
ている。この場合には、ある演算によって決定された和
は、次の演算の加数として使用され、最上位加算段から
のキャリー出力は、最下位の加算段のキャリー入力端子
に印加される。

【００２４】特に、上述した好適実施例によれば、例え
ば、並列加算器の加算段の数の２倍の数のビットをそれ
ぞれ有するデータワードの高速な加算を可能にする。こ
のような場合、まずデータワード最下位ビット群が加算
され、次に高次ビットが加算される。加算されるデータ
ワードの重み付けの少い部分の加算中に決定された最上
位加算段からのキャリー出力信号はキャリーフィードバ
ック回路好ましくはキャリー選択回路を介して最下位の
加算段に印加される。

【００２５】本発明によると、前記キャリー選択回路に
、最上位の加算段からのキャリー出力信号の他に、キャ
リーフラグ信号が供給される。適切な制御信号をキャリ
ー選択回路に印加することによって、最上位の加算段か
らのキャリー出力信号、キャリーフラグ信号、あるいは
定数“０”または“１”のいずれが最下位の加算段のキ
ャリー入力端子に印加されるのかを決定することができ
る。

【００２６】さらに、本発明の有益な特徴は、サブクレ
ームによって定義される。

【００２７】さらに、本発明は、そのものの外観と長所
の他に添付図面を伴って理解される以下の実施例の記述
からより明らかになる。

【００２８】図１に示す従来の並列加算器は、４つの加
算段ＡＳ０，ＡＳ１，ＡＳ２及びＡＳ３を有し、この加
算段はデータワードＡ０，Ａ１，Ａ２，Ａ３及びデータ
ワードＢ０，Ｂ１，Ｂ２，Ｂ３を加算する為のものであ
る。

【００２９】が印加される。指数０，１，２及び３は昇
べきの順に各加算段に割り当てられる。各加算段は、そ
の出力端に和信号及びキャリー信号を出力する。４つの
加算段全てからの和信号は、並列加算器によって計算さ
れる総和のデータワードを形成する。各加算段からのキ
ャリー出力信号は次段の加算段に供給され、よって、各
加算段は、前の加算段からのキャリーを処理することが
出来る。最下位ビットの加算段のキャリー入力端子、即
ち加算段ＡＳ０のキャリー入力端子にデータ値“０”が
一定に供給される。

【００３０】ＡＳ０乃至ＡＳ３の各加算段は、図２に示
すように構成される。この加算段は、２つのデータ入力
ＡＥ及びＢＥを有し、このデータ入力には加算されるデ
ータ値が供給される。この加算段によって供給される和
は、和出力ＳＡから得られる。加算段は、キャリー入力
ＣＥを介する前段の加算段からのキャリー信号を受信し
、そのキャリー信号をキャリー出力ＣＡを介して次段の
加算段に伝達する。

【００３１】加算段は加算回路ＳＴ及びキャリー生成回
路ＣＴを有する。この２つの加算回路及びキャリー生成
回路は、供給電圧源の正電極（＋ｖ）及び負電極（−Ｖ
）間に接続されている。

【００３２】キャリー生成回路ＣＴは、コンプリメンタ
リ段ＣＳを有し、２つの接続段ＰＫＳ，ＮＫＳ及び２つ
のスイッチトランジスタＴ５及びＴ６を有する。

【００３３】加算回路ＳＴは、ＣＥを介して印加される
前段の加算回路からのキャリー及びデータ入力信号から
ＣＴによって形成されるキャリーを考慮して、２つのデ
ータ入力信号ＡＥ及びＢＥに印加されるデータ入力信号
の和を形成する。本発明はキャリー生成回路ＣＴに関す
るものなので、加算回路ＳＴの設計及び動作に関して詳
細にに説明する必要はない。

【００３４】キャリー生成回路ＣＴ内のコンプリメンタ
リ段ＣＳは、正電極（＋Ｖ）に接続された直列接続の２
つのＰチャネルトランジスタＴ７，Ｔ９と、負電極（−
Ｖ）に接続された直列接続の２つのＮチャネルトランジ
スタＴ１，Ｔ３を有する。この２つの直列に接続された
ものは、両方共、中心ノードＫに接続されている。

【００３５】さらに、キャリー生成回路ＣＴはＰ接続回
路ＰＫＳ及びＮ接続回路ＮＫＳを有する。Ｐ接続回路Ｐ
ＫＳは、２つの並列接続されたＰチャネルトランジスタ
Ｔ８，Ｔ１０を有しており、このＰチャネルトランジス
タＴ８及びＴ１０の一端は正電極＋Ｖに接続されており
、その他端はノードＭ１で互いに接続されている。これ
らの２つのトランジスタの制御電極は、それぞれ２つの
データ入力端子ＡＥ及びＢＥに接続されている。Ｎ接続
回路ＮＫＳは、２つのＮチャネルのトランジスタＴ２及
びＴ４が並列に接続されたものを有しており、この２つ
のＮチャネルのトランジスタの一端は負電極（−Ｖ）に
接続されており、その他端はノードＭ２で互いに接続さ
れている。これらの２つのトランジスタの制御電極は、
それぞれデータ入力端子ＢＥ及びＡＥに接続されている
。

【００３６】直列に接続されたＰチャネルトランジスタ
Ｔ６及びＮチャネルトランジスタＴ５は、ノードＭ１及
びＭ２間に接続されている。これら２つのトランジスタ
の接続点は、一方はコンプリメンタリ段ＣＳの中心ノー
ドＫに接続されており、他方は、キャリー出力端子ＣＡ
及び加算回路ＳＴの両方に接続されている。Ｔ５及びＴ
６の制御電極は、共にキャリー入力端子ＣＥに接続され
ている。

【００３７】キャリー生成回路ＣＴの動作は、以下のよ
うになる。

【００３８】ＡＥ及びＢＥに印加される２つのデータ入
力信号の２進数の値が等しい場合には、コンプリメンタ
リ段ＣＳのＰチャネルトランジスタＴ７，Ｔ９か、ある
いはＮチャネルトランジスタＴ１，Ｔ３が導電するので
、よって中心ノードＫの電位は大体、電極＋Ｖか、ある
いは負の電極−Ｖのどちらかに等しくなる。従って、キ
ャリー出力端子ＣＡの電位は、２つのデータ入力信号の
２進数の値に相当する電位になる。２つのデータ入力信
号の２進数の値が異なる場合には、コンプリメンタリ段
ＣＳの直列接続された４つのトランジスタのうちの２つ
のトランジスタがオフするので、中心ノードＫは、先の
電位を保持する。

【００３９】２つのデータ入力信号の２進数の値が異な
る場合には、２つの接続回路ＰＫＳ及びＮＫＳのそれぞ
れの２つのトランジスタの内の１つが導電するので、よ
ってノードＭ１及びＭ２の電位は、それぞれ正電極＋Ｖ
及び負電極における電位の値であると実質的に見なせる
。データ入力信号の２進数の値が等しい場合には、一方
、あるいは他方の接続回路の２つのトランジスタが導電
し、一方その他の、各接続回路のトランジスタがオフさ
れ、２つのノードＭ１及びＭ２の内の１つのノードは、
供給電圧源の隣接する端子と実質的に同電位と見なせ、
他のノードの電位は未確定のままである。

【００４０】２つのデータ入力信号の２進数の値が等し
い場合には、この為キャリー出力信号電位及び２進数の
値は、中心ノードＫの電位によって決定される。２つの
データ入力信号は“０”の場合には、中心ノードＫは正
電位であるので、キャリー出力端子ＣＡに“１”が現れ
る。２つのデータ入力信号が“１”の場合には、中心ノ
ードＫは、負（−）の電位になるので、キャリー出力端
子ＣＡに“０”が現れる。このように、キャリー信号が
逆の状態でキャリー出力端子ＣＡに現れる。

【００４１】データ入力信号が異なる２進数の値を有す
る場合には、スイッチトランジスタＴ５及びＴ６はオン
する。このとき、直列に接続されたＴ５及びＴ６の一端
は（＋Ｖ）正電位であり、その他端は（−Ｖ）負電位で
ある。２進数の値“０”を有するキャリー入力信号がキ
ャリー入力端子ＣＥを介して印加される場合には、Ｔ６
がオンし、Ｔ５がオフする。従って、キャリー出力端子
ＣＡの電位は、（＋Ｖ）正電位の値即ち、２進数の値“
１”とみなせる。キャリー入力信号が“１”の場合には
Ｔ５がオンし、一方Ｔ６はオフする。従って、“０”が
キャリー出力端子ＣＡに現れる。

【００４２】前記によれば、２進数“１”がハイレベル
電圧に指定されていると見なせる。尚、逆の指定も可能
であり、２進数“１”をロウレベル電圧に指定すること
もできる。

【００４３】ＣＥに印加されるキャリー入力信号の２進
数の値が変化する場合には、２つのトランジスタＴ５及
びＴ６は切り替えられる必要がある。これは、２つのト
ランジスタの入力容量の電荷は逆にされる必要があると
いう意味である。これらの２つの入力容量の和が入力す
る為のスイッチ時間が発生する。このスイッチ時間は、
最初に示された方程式のＴｃを決定し、即ち、このスイ
ッチ時間の値は、加算器の全計算時間Ｔｔを決定する必
須要素になる。

【００４４】図３は、本発明に係るＰタイプ加算段を示
す図である。図２の加算段と同様のこの段は、基本的に
はＣＭＯＳ技術を使用して実現される。キャリー生成回
路ＣＴのコンプリメンタリ段ＣＳ及び加算回路ＳＴは、
図２に示す相当する回路と等しい。図３に示すキャリー
生成回路ＣＴは、Ｐ接続回路ＰＫＳ及びＰチャネルスイ
ッチトランジスタＰ６だけを有する点で、図２に示すキ
ャリー生成回路ＣＴと異なり、一方、Ｎ接続回路ＮＫＳ
及びＮチャネルスイッチトランジスタＴ５が無い。

【００４５】さらに、図３の回路は、その入力セクショ
ンの設計の際の従来の加算段が異なっている。プリセッ
ト段ＶＳＡ，ＶＳＢはそれぞれのデータ入力端子ＡＥ´
，ＢＥ´に関連する。各プリセット段は、それぞれ直列
に接続された３つのトランジスタＴ２５，Ｔ２６，Ｔ２
７及びＴ２８，Ｔ２９，Ｔ３０を有し、直列に接続され
たトランジスタは、２つの電極＋Ｖ（正電極）及び−Ｖ
（負電極）間に接続される。＋Ｖ（正電極）に隣接する
トランジスタは、Ｐチャネルトランジスタであり、各プ
リセット段の残りのトランジスタはＮチャネルトランジ
スタである。各プリセット段ＶＳＡ，ＶＳＢにおいて、
２つのＮチャネルトランジスタの内の１つのＮチャネル
トランジスタの制御電極は、入力端子ＡＥ´，ＢＥ´に
接続されている。各プリセット段の２つの他のトランジ
スタの制御電極は、プリセット信号源（図３に示されな
い）に接続される。制御電極がＶＡに共有される２つの
トランジスタ接続点は、コンプリメンタリ段ＣＳの２つ
のトランジスタの制御電極に接続されている。

【００４６】図２に示す従来の加算段と同様に、キャリ
ー入力端子ＣＥはＰチャネルトランジスタＴ１９，Ｔ２
０の制御電極及び加算回路ＳＴのＮチャネルトランジス
タＴ１５，Ｔ１６の制御電極に接続されているので、よ
って加算の際に、前段の加算段からのキャリーを考慮す
ることが出来る。本発明に係る回路において、この接続
部は、２つのインバータＩ３及びＩ４によって形成され
ている。

【００４７】本発明に係る加算段の加算回路ＳＴの動作
は、従来の回路と同様なので、さらに説明する必要はな
い。キャリー生成回路ＣＴ及びプリセット段ＶＳＡ及び
ＶＳＢの回路の設計が異なるので、図３に示す加算段の
動作は以下の様になる。

【００４８】また、以下、２進数“１”はハイレベル電
圧に指定され、２進数“０”はロウレベル電圧に指定さ
れると仮定する。

【００４９】まず、２進数“１”はプリセット入力ＶＡ
に印加されると仮定される。トランジスタＴ２５及びＴ
２６間の接続点ＢＥ´´の電位及びトランジスタＴ２８
及びＴ２９間の接続点ＡＥ´´の電位は、データ入力端
子ＢＥ´及びＡＥ´における各２進数の値によってそれ
ぞれ決定される。接続点ＢＥ´´及びＡＥ´´の２進数
の値が等しい場合には、図３の回路は図２に示す従来の
回路と同様の動作をする。２つの２進数の値が“０”の
場合には、この為、中心ノードＫ及びキャリー出力端子
ＣＡは２進数の値“１”と仮定する。ＡＥ´´及びＢＥ
´´の両方における“１”は“０”になり、キャリー出
力端子ＣＡに現れる。プリセット段ＶＳＢ及びＶＳＡの
為、ＢＥ´とＢＥ´´間及びＡＥ´とＡＥ´´間でデー
タ入力信号はそれぞれ反対になる。データ入力端子ＡＥ
´及びＢＥ´に関して、非反転のキャリー出力信号は桁
、上げ出力端子ＣＡに現れる。データ入力端子ＡＥ及び
ＢＥにおけるデータ入力信号が等しい場合には、図２に
示す従来の回路においては、キャリー出力信号は変換さ
れた状態でキャリー出力端子ＣＡに現れる。

【００５０】異なる２進数の値を有するデータ入力信号
がデータ入力端子ＡＥ´及びＢＥ´に印加される場合に
は、異なる２進数の値は接続点ＡＥ´´及びＢＥ´´に
現れる。このようなデータ入力信号があり、コンプリメ
ンタリ段ＣＳの４つのトランジスタがある場合には、異
なる伝導性のタイプの少なくとも２つのトランジスタが
オフのままである。

【００５１】従って、予め２つのデータ入力信号を有し
た２進数の値と等しいことにより、中心ノードＫは“０
”かあるいは“１”のどちらかの状態を維持する。

【００５２】異なる２進数の値を有するデータ入力信号
があるので、Ｐ接続回路ＰＫＳの２つのＰチャネルトラ
ンジスタの内の１つのトランジスタが導電するので、大
体、正電極＋Ｖの電位はノードＭ１に現れる。

【００５３】それ故、前段の加算段からのキャリーの値
に応じて、２進数“０”あるいは“１”がキャリー入力
端子ＣＥ及びスイッチトランジスタＴ６の制御電極に現
れることが可能である。

【００５４】“０”，即ち低電位がキャリー入力端子Ｃ
Ｅに印加される場合には、中心ノードＫにおける低電位
、即ち“０”はスイッチトランジスタＴ６をオンする。このとき、Ｔ６はノードＭ１から中心ノードＫへの正電
位をゲートで制御するので、２進数“１”に対応してキ
ャリー出力端子ＣＡは高電位になる。中心ノードＫが低
電位の状態の場合には、正電位は、２進数“１”に対応
してスイッチトランジスタＴ６は、遮断状態を保持する
。従って、中心ノードＫの電位は変化せず、キャリー出
力端子ＣＡは“０”を保持する。

【００５５】中心ノードＫが高電位の場合には、Ｔ６の
ソース電極及びドレイン電極の両方は、２進数“１”に
対応して高電位になるので、キャリー信号がキャリー入
力端子ＣＥに印加されるにも関わらずＴ６は切り替えら
れない。このように、中心ノードＫが“１”の場合には
、キャリー出力端子ＣＡの２進数は、もう切り替え可能
でない。従って、キャリー生成回路によって確実で正確
なキャリー値を形成することが出来ない。

【００５６】このような加算段では、正確なキャリーを
形成する為にスイッチトランジスタＴ６が切り替え可能
でなく、切り替えなければならない際に、このような状
態になるかもしれない。本発明によると、この問題はプ
リセット回路によって解決出来る。この回路に関して、
適切な計算段階の開始前に、加算段は、中心ノードがあ
る電位、即ち２進数“０”に対応するスイッチトランジ
スタＴ６が切り替えられる低電位にある状態に置かれる
。ＡＥ´´及びＢＥ´´の両方が高電位にある場合には
、２進数“１”に対応して中心ノードＫの低電位が生じ
る。低電位が、２進数“０”に対応して、プリセット段
のＶＳＡ及びＶＳＢのプリセット端子ＶＡに印加される
ことにより、この状態になるので、Ｐチャネルトランジ
スタＴ２８及びＴ２５はそれぞれオンされ、Ｎチャネル
トランジスタのＴ２９及びＴ２６はそれぞれオフされる
。Ｔ２８及びＴ２５を介して、このように正電極（＋Ｖ
）の電位がＡＥ´´及びＢＥ´´にそれぞれ伝送される
。Ｔ２９及びＴ２６がオフなので、データ入力端子ＢＥ
´及びＡＥ´における２進数の値は影響が無い。

【００５７】プリセット段階の間は、このプリセットが
生じるので、加算段はスイッチトランジスタＴ６が切り
替えられるキャリー生成回路ＣＳの状態を有する各計算
段階を開始する。

【００５８】図４は、Ｎタイプ加算段の実施例を示す。図３に示すＰタイプ加算段と大体同じである。Ｐ接続回
路の代わりに接続回路ＮＫＳがあり、スイッチトランジ
スタＴ５がＮチャネルトランジスタであり、インバータ
Ｉ１及びＩ２が、それぞれプリセット段ＶＳＢ及び分岐
点ＢＥ´´間に、プリセット段ＶＳＡ及び分岐点ＡＥ´
´間に配置される点が異なるだけである。

【００５９】Ｎタイプ加算段のスイッチトランジスタ及
び接続段トランジスタの導電性のタイプはＰタイプ加算
段のこれらと反対であり、Ｎ接続段ＮＫＳが負電極（−
Ｖ）に接続されているので、印加されたキャリー信号の
２進数の値の為にスイッチトランジスタＴ５が切り替え
られることが必要な場合には、確実にスイッチトランジ
スタＴ５が切り替えられるように、中心ノードＫは２進
数“１”に対応して高電位にプリセットされる必要があ
る。

【００６０】加算段の両方のタイプにおいて、このよう
にプリセット回路は、キャリー生成回路を印加されたキ
ャリー信号によって切り替えられる状態に置く。次の計
算段階の間に、印加されたキャリー信号が、キャリー生
成回路がこの状態であることを必要とする場合には、プ
リセットが容易に維持されることにより、キャリー生成
回路はこの状態になる。印加されたキャリー信号が、キ
ャリー生成回路が他の状態にあることを要求とする場合
には、変化が起こる。

【００６１】並列加算器は、反対の導電性タイプの加算
段が互いに接続されるように、即ち、Ｐタイプ加算段は
、Ｐタイプ加算段に続くＮタイプ加算段に続くような順
番に構築されることが好ましい。この構成は、各連続す
る段のキャリー出力端子とキャリー入力端子間にインバ
ータを必要としないという長所を有する。一方、Ｐタイ
プ加算回路には、変換されたキャリー入力信号を供給す
る必要があり、変換されないキャリー出力信号がその出
力に伝送され、そのキャリー出力端子に変換された形で
キャリー信号を伝送する間、Ｐタイプ加算段には無変換
の形のキャリー入力信号を供給する必要がある。

【００６２】さらに、各加算段のキャリー入力端子ＣＥ
及びキャリー出力端子ＣＡを負荷バッファ装置を介して
加算回路ＳＴに接続することによって、処理速度の改善
が実現される。図３及び図４の好適実施例において、負
荷バッファ装置は、直列に接続された２つのインバータ
Ｉ３及びＩ４によって形成される。負荷バッファ装置は
、それ自身のスイッチトランジスタの入力容量を防止し
、加算回路によって負荷される為、次段の加算回路は非
常に必要である。

【００６３】図４の実施例において、一方、インバータ
Ｉ３及びＩ４は、スイッチトランジスタＴ５の制御端子
と加算回路ＳＴのトランジスタＴ１５，Ｔ１６及びＴ１
９Ｔ，２０の制御端子間に接続されており、２つの付加
したインバータＩ５及びＩ６（点線によって示された）
は、加算回路ＳＴのトランジスタＴ１７及びＴ１８の制
御端子と中心ノードＫ間に接続されている。

【００６４】好適実施例には無いので、直列に接続され
たインバータＩ５及びＩ６は点線によって示されている
。この機能は、次段の加算段のインバータＩ３及びＩ４
によって実行される。この機能を実行する為に、各加算
段はインバータ回路Ｉ４の出力に接続される出力端子Ｙ
及び加算回路ＳＴのトランジスタＴ１７及びＴ１８の制
御電極に接続される入力端子を有している。加算段の入
力端子Ｘは、各後続の加算段の出力端子Ｙに接続されて
いる。

【００６５】図５は、４つの加算段を有する並列加算器
の実施例である。この実施例において、加算段ＡＳ０及
びＡＳ１は第１のグループを形成し、加算段ＡＳ２及び
ＡＳ３は第２のグループを形成する。各グループにおい
て、２つの加算段は、プリセット段階及び計算段階で同
時に動作される。一方のグループがプリセット段階に、
ある時、他方のグループは計算段階で動作される。

【００６６】２つのグループ間に形成されるバッファ装
置ＺＳは、後者のグループが計算段階の間、第１グルー
プの高い順位の加算段ＡＳ１によって生成されたキャリ
ーを一時的に記憶し、加算段ＡＳ２及びＡＳ３を有する
グループがプリセット段階から計算段階に変化する時は
、このとき、キャリーを低い順位の加算段ＡＳ２に伝送
する。これは、２つのグループの段階が逆になる間に、
キャリー生成の損失あるいはキャリー生成の間違いを防
止する。２つのグループの内の各グループは、各他のグ
ループが計算段階にある間、プリセット信号が供給され
るプリセット端子ＶＡを有する。

【００６７】図６は、４つの加算段を有する並列加算器
の特に好適な実施例を示すものである。この実施例にお
いて、最上位の加算段ＡＳ３で生成されるキャリー出力
信号は、キャリーフィードバック回路ＣＳ２の入力ＣＥ
に印加され、入力ＶＡに印加されたプリセット信号手段
によって、キャリー出力信号は、予め出力ＣＢＱをキャ
リーを表示しない状態に変更する。キャリー選択回路Ｃ
Ｓ１は、キャリーフィードバック回路ＣＳ２に接続され
ているので、最上位の加算段ＡＳ３からのキャリー出力
信号が供給され、またキャリー生成回路には、入力ＶＡ
のプリセット信号と、入力ＣＦのキャリーフラグ信号と
及び入力ＳＴ１と，ＳＴ２及びＳＴ３の制御信号が供給
される。制御信号は、キャリー信号を選択するのに役立
ち、最下位の加算段のキャリー入力端子ＣＥに印加され
る。

【００６８】バッファ自身のプリセット段階において、
バッファ装置はキャリー伝送の準備を行う。上位の加算
段がプリセット段階に切り替えられる時には、バッファ
装置もまた、プリセット段階である。しかし、バッファ
装置に接続される順位の低い加算段によって生成される
キャリー出力信号がバッファ装置の入力ＣＥに印加され
る前に、バッファ装置ＺＳのプリセット段階は終了する
必要がある。本発明によると、バッファ装置は図９に示
されるように設計されるのが好ましい。直列に接続され
たＰチャネルトランジスタＴ４０及び２つのＮチャネル
トランジスタＴ４１及びＴ４２を使用することにより、
正電極（＋Ｖ）に接続されるＰチャネルトランジスタＴ
４０、及び負（−Ｖ）電極に接続されるＮチャネルトラ
ンジスタＴ４２は、プリセット信号源に接続される入力
を有するパルス整形段ＩＦの出力によって共に動作され
る。

【００６９】直列接続の中央ＮチャネルトランジスタＴ
４１の制御電極は、一方では、パルス整形段ＩＦの出力
によって駆動されるＮチャネルトランジスタＴ３９の出
力に接続され、他方ではインバータ段Ｉ８の出力を介し
て先の加算段の加算回路ＳＴに、またＰチャネルトラン
ジスタＴ４３の第１の主な電極に接続され、Ｐチャネル
トランジスタＴ４３の第２の主な電極は供給電圧源の正
電極（＋Ｖ）に接続されている。キャリー入力端子ＣＥ
は、先の加算段のキャリー出力端子に接続され、スイッ
チトランジスタＴ４３の制御電極に接続されている。キ
ャリー出力端子ＣＡは、次の加算段のキャリー入力端子
に接続され、また、ノードＲを形成する、直列に接続さ
れたＰチャネルトランジスタＴ４０及び中央のＮチャネ
ルトランジスタ間の接続点に接続されている。バッファ
回路ＺＳをプリセットする為に、プリセット信号源によ
って開始された後に、パルス整形回路ＩＦは、その出力
に０電位を接続し、従って２進数“１”を有するレベル
にノードＲを保持し、それぞれインバータＩ７及びＩ８
を介して２進数“１”が生じ、Ｎチャネルトランジスタ
Ｔ３９の出力及び出力Ｙに現れる。バッファ回路は、そ
の入力ＣＥに印加されるキャリー表示信号によって切り
替えられるまで、このプリセット状態を維持する。先の
加算段によって生成されるキャリー出力信号が、バッフ
ァ回路ＺＳの入力ＣＥに印加される前に、パルス整形回
路ＩＦの出力の０電位パルスは終了する。プリセット段
階の後、トランジスタＴ４２は導電すると、高速なＰチ
ャネルスイッチトランジスタ４３は、キャリーを表示す
る２進数“０”によって導電状態に切り替えられ、また
、Ｔ４１が導電すると２進数“０”はノードＲを介して
バッファ回路ＺＳの出力ＣＡに伝送される。インバータ
Ｉ８を介して、出力Ｙに論理値“０”が現れる。

【００７０】図７及び図８に示されるキャリーフィード
バック回路ＣＳ２及びキャリー選択回路ＣＳ１は、それ
ぞれ、本発明の好適実施例のサブ回路を有する。これら
の回路の助けによって、最上位の加算段のキャリー出力
信号は、最下位の加算段のキャリー入力端子で得られる
。図８のキャリー選択回路ＣＳ１は、キャリー信号を選
択し、選択されたキャリー信号はキャリー入力端子に印
加される。これは、入力ＳＴ１，ＳＴ２，ＳＴ３に適切
な制御信号が印加されることによって行う。キャリー出
力信号が最上位の加算段に印加される場合には、計算さ
れたキャリー出力信号が加算段から加算段へ伝送される
と同時に、行うことができ、また並列加算器のこの部分
は、そのように設計されているので、キャリー出力ＣＢ
Ｑはプリセットされる。キャリーのない２進数“１”の
状態を表示する状態から、２進数“０”のキャリーを表
示する状態へのキャリーフィードバック回路の場合には
、加算段のキャリー出力信号と同様に、このキャリー出
力信号は、一方向のみにおいて切り替えられる。図７の
キャリーフィードバック回路ＣＳ２は、直列に接続され
たＮチャネルトランジスタＴ３３及び２つのＰチャネル
トランジスタＴ３１及びＴ３２を有する。Ｎチャネルト
ランジスタＴ３３は、負電極−Ｖ及び正電極＋Ｖに接続
されるＰチャネルトランジスタＴ３１に接続され、端子
ＶＡを介してプリセット信号源によって共に駆動される
。直列に接続された中間のＰチャネルトランジスタＴ３
２の制御電極ＣＥに、最上位の加算段からのキャリー出
力信号が供給される。さらに、Ｐチャネルトランジスタ
Ｔ３４及びＮチャネルトランジスタＴ３５が直列に接続
されたものは、供給信号源の正電極（＋Ｖ）及び負電極
（−Ｖ）間に接続されている。Ｐチャネルトランジスタ
Ｔ３４の第１の主な電極は正電極（＋Ｖ）に接続され、
このトランジスタの第２の主な電極、Ｎチャネルトラン
ジスタＴ３５の主な電極、キャリーフィードバック回路
ＣＳ１の出力ＣＢＱはノードＳを形成する。Ｐチャネル
トランジスタＴ３４の制御電極は、インバータＩ９を介
して、直列に接続されたこれらのトランジスタのＰチャ
ネルトランジスタＴ３１の制御電極に接続されている。ＰチャネルトランジスタＴ３２の第１の主な電極とＮチ
ャネルＴ３３の主な電極，及びＮチャネルトランジスタ
Ｔ３５の制御電極によって形成されるノードＴは、イン
バータＩ１０を介して出力Ｘに接続され、この出力は、
この段で計算されたキャリーを最上位の加算段の加算回
路ＳＴに印加する。

【００７１】図８に示されるキャリー選択回路ＣＳ１の
実施例は、正電極（＋Ｖ）に接続されたＰチャネルトラ
ンジスタＴ３６及び負（−Ｖ）電極に接続されたＮチャ
ネルトランジスタＴ３８が直列に接続されたものを有す
る。これらのトランジスタの接合点は、Ｎチャネルトラ
ンジスタＴ３７の第１の主な電極に接続され、このＮチ
ャネルトランジスタは最上位の加算段にキャリー出力信
号を印加する。キャリー選択回路ＣＳ１は選択ロジック
ＡＷを有している。その選択ロジックＡＷは、その入力
ＳＴ１，ＳＴ２，ＳＴ３、即ちキャリーフラグ信号及び
プリセット信号に印加される制御信号を判定し、またキ
ャリー選択回路ＣＳ１が、キャリーフィードバック回路
ＣＳ２から印加されたキャリー出力信号ＣＢＱがトラン
ジスタＴ３７を介してキャリー選択回路ＣＳ１のキャリ
ー出力ＣＡに伝送されるか、あるいはトランジスタＴ３
６，Ｔ３８が一定２進数“０”あるいは“１”、即ちキ
ャリーフラグ信号ＣＦをキャリー出力ＣＡに出力するよ
うに駆動される方法によって、各制御信号の結合された
ものにより、選択ロジック信号ａ，ｂ，ｃによってキャ
リー選択回路ＣＳ１のトランジスタＴ３６，Ｔ３７，Ｔ
３８を選択するというものである。

【００７２】さらに、キャリー選択回路ＣＳ１は、プリ
ッセット信号によって駆動されるパルス整形器ＩＳを有
しており、ＮＯＲゲートＮＯＲ１を介して印加された“
０”手段によって、短時間、トランジスタを導電させ、
ノードＧをプリセットする。出力ＣＢＱからキャリーが
来る場合には、パルス整形器ＩＳが必要である。

【図面の簡単な説明】

【図１】従来の４つの回路から構成される並列加算器の
回路図である。

【図２】図１の並列加算器の加算回路を示す回路図であ
る。

【図３】本発明に係るＰタイプの加算回路を示す回路図
である。

【図４】本発明に係るＮタイプの加算回路を示す回路図
である。

【図５】本発明に係る４つの回路から構成される並列加
算器を示す回路図である。

【図６】本発明に係る４つの回路から構成される並列加
算器の好適実施例を示す回路図である。

【図７】図６に示す並列加算器に使用される本発明に係
るキャリーフィードバック回路を示す回路図である。

【図８】図６の並列加算器に使用される本発明に係るキ
ャリー選択回路を示す回路図である。

【図９】本発明に係るバッファ回路を示す回路図である
。

【符号の説明】

ＡＥ´，ＢＥ´，ＣＥ…入力端子、ＣＡ…出力端子、Ａ
Ｓ０乃至ＡＳ３…加算段、ＣＴ…生成回路、ＣＳ…コン
プリメンタリ段、Ｔ１，Ｔ３，Ｔ７，Ｔ９…コンプリメ
ンタリトランジスタ、Ｋ…中心ノード、ＰＫＳ，ＮＫＳ
…接続回路、Ｔ５，Ｔ６…スイッチトランジスタ、ＶＳ
Ａ，ＶＳＢ…プリセット装置、ＺＳ…バッファ装置、Ｔ
３９，Ｔ４１，Ｔ４２…Ｎチャネルトランジスタ、Ｔ４
０…Ｐチャネルトランジスタ、Ｔ４３…Ｐチャネルスイ
ッチトランジスタ、ＩＦ…パルス整形器、Ｉ７，Ｉ８…
インバータ段、Ｙ…出力、ＳＴ…加算回路、Ｒ…ノード
、Ｉ３，Ｉ４，Ｉ５，Ｉ６…負荷バッファ装置、ＣＳ１
…キャリー選択回路、ＣＳ２…キャリーフィードバック
回路、Ｔ３１…第１Ｐチャネルトランジスタ、Ｔ３２…
第２Ｐチャネルトランジスタ、Ｔ３３…第１Ｎチャネル
トランジスタ、Ｔ３４…第３のＰチャネルトランジスタ
、Ｔ３５…第２のＮチャネルトランジスタ、Ｔ３６…第
４のＰチャネルトランジスタ、Ｔ３７…第４のＮチャネ
ルトランジスタ、Ｔ３８…第３のＮチャネルトランジス
タ、ＳＴ１，ＳＴ２，ＳＴ３…入力、ＰＣ…出力、ＮＯ
Ｒ１…ＮＯＲゲート。

Claims

【特許請求の範囲】

【請求項１】　　各々が２つのデータ入力端子（ＡＥ´
，ＢＥ´）を有し、キャリー入力端子（ＣＥ）とキャリ
ー出力端子（ＣＡ）を持つキャリー生成回路を有し、隣
接する加算段（ＡＳ０−ＡＳ３）間のキャリーを行う並
列加算器において、前記キャリー生成回路は、キャリー
入力信号（Ａ０，Ｂ０…Ａ３，Ｂ３）からキャリー出力
信号を生成し、加算段及びこの加算段に印加されるキャ
リー入力信号によって加算され、前記キャリー生成回路
（ＣＴ）は、コンプリメンタリ段（ＣＳ）を有し、前記
コンプリメンタリ段はコンプリメンタリトランジスタ（
Ｔ１，Ｔ３，Ｔ７，Ｔ９）から構成され供給電圧電源の
２つの端子（＋Ｖ，−Ｖ）に接続されており、キャリー
出力端子（ＣＡ）に接続された中心ノード（Ｋ）を有し
、加算段に供給されるデータ入力信号が同じ２進状態値
を有する場合にはコンプリメンタリ段には前記２進状態
値に相当する電位になり、さらに、前記キャリー生成回
路（ＣＴ）は接続回路（ＰＫＳ，ＮＫＳ）を有し、前記
接続回路の一端は供給電圧電源の１端子（＋Ｖ，−Ｖ）
に接続され、データ入力信号が異なる２進状態値を有す
る場合には前記接続回路の他端（Ｍ１，Ｍ２）は前記１
端子（＋Ｖ，−Ｖ）の電位になり、さらに、キャリー生
成回路（ＣＴ）はスイッチトランジスタ（Ｔ５；Ｔ６）
を有し、スイッチトランジスタのメインラインは、中心
ノード（Ｋ）と接続回路（ＰＫＳ，ＮＫＳ）の他端（Ｍ
１）間に接続され、スイッチトランジスタの制御電極に
はキャリー入力信号が供給され、さらに各加算段はプリ
セット装置（ＶＳＡ，ＶＳＢ）を有し、各計算周期より
も前に（速く）キャリー出力の無いプリセット状態に置
かれることを特徴とする並列加算器。
【請求項２】　　前記加算段（ＡＳ０−ＡＳ３）は、Ｃ
ＭＯＳとして使用されることを特徴とする請求項１記載
の並列加算器。
【請求項３】　　前記接続回路（ＰＫＳ）の一端は、供
給電圧源の正電極（＋Ｖ）に接続され、前記接続回路の
トランジスタ及びスイッチトランジスタがＰチャネルト
ランジスタであることを特徴とする請求項２記載の並列
加算器。
【請求項４】　　前記接続回路（ＮＫＳ）の一端は、供
給電圧源の負電極（−Ｖ）に接続され、前記接続回路（
ＮＫＳ）のトランジスタ及びスイッチトランジスタ（Ｔ
５）がＮチャネルトランジスタであることを特徴とする
請求項２記載の並列加算器。
【請求項５】　　請求項３記載の加算器または請求項４
記載の加算器が相互に接続され、各後続の加算段の前記
桁上り入力端子（ＣＥ）はインバータ装置を介して各前
の加算段の桁上り出力端子（ＣＡ）に接続されることを
特徴とする請求項３または４記載の並列加算器。
【請求項６】　　請求項３記載の前記加算段及び請求項
４記載の加算段は、並列加算器において相互に接続され
ることを特徴とする請求項３または４記載の並列加算器
。
【請求項７】　　前記コンプリメンタリ段（ＣＳ）は、
正電極（＋Ｖ）に接続され、直列接続された２つのＰチ
ャネルトランジスタ（Ｔ７，Ｔ９）及び負電極（−Ｖ）
に接続され、直列接続された２つのＮチャネルトランジ
スタ（Ｔ１，Ｔ３）を有し、前記中心ノード（Ｋ）は、
前記２組（Ｔ７，Ｔ９）（Ｔ１，Ｔ３）を直列に接続す
る接続点であり、直列に接続されたトランジスタにおけ
る、前記一方のトランジスタの制御電極が１つのデータ
入力端子に接続され、前記他方のトランジスタの制御電
極が他のデータ入力端子に接続されることを特徴とする
請求項２乃至請求項６の少なくとも１つの請求項に記載
の並列加算器。
【請求項８】　　前記接続回路（ＰＫＳ；ＮＫＳ）は、
並列に接続される２つのトランジスタ（Ｔ８，Ｔ１０；
Ｔ４，Ｔ２）を有し、２つのトランジスタの各制御電極
は前記の一方のデータ入力端子（ＡＥ´）と、前記他方
のデータ入力端子（ＢＥ´）にそれぞれ接続されている
ことを特徴とする請求項２乃至請求項７の少なくとも１
つの請求項に記載の並列加算器。
【請求項９】　　前記スイッチトランジスタ（Ｔ６；Ｔ
５）はＭＯＳトランジスタであり、前記スイッチトラン
ジスタのソース電極及びドレイン電極は、前記接続回路
（ＰＫＳ；ＭＫＳ）の他端（Ｍ１；Ｍ２）及び中心ノー
ド（Ｋ）にそれぞれ接続され、前記スイッチトランジス
タのゲート電極はキャリー入力端子（ＣＥ）に接続され
ることを特徴とする請求項２乃至請求項８の少なくとも
１つの請求項に記載の並列加算器。
【請求項１０】　　前記プリセット装置は、プリセット
信号源及びプリセット回路（ＶＳＡ，ＶＳＢ）を有して
おり、前記プリセット回路は前記プリセット信号源によ
って制御され、データ入力信号は加算段の計算段階にお
いて加算段に有効になり、プリセット段階における前記
プリセット状態では加算段を保持することを特徴とする
請求項１乃至９記載の少なくとも１つの請求項に記載の
並列加算器。
【請求項１１】　　前記加算段は２つのグループ（ＡＳ
０，ＡＳ１及びＡＳ２，ＡＳ３）に分割され、前記２つ
のグループはプリセット段階及び計算段階において交互
に動作し、前記グループの内の１つは、計算段階におけ
るものであり、一方、各他のグループはプリセット段階
に保持されることを特徴とする請求項１乃至請求項１０
の少なくとも１つの請求項記載の並列加算器。
【請求項１２】　　連続する加算段が異なるグループに
所属する場合には、前記先の加算段の前記キャリー出力
端子（ＣＡ）は、バッファ装置（ＺＳ）を介して後続す
る加算段のキャリー入力端子（ＣＥ）に接続され、前記
バッファ装置は、前記計算段階に入る後続の加算段の前
記段階が変化する間、先の加算段からのキャリーを一時
的に記憶することを特徴とする請求項１１記載の並列加
算器。
【請求項１３】　　先の加算段からのキャリー出力信号
の受信前は、バッファ装置（ＺＳ）は、そのキャリー出
力（ＣＡ）をキャリーが事前にプリセットされないプリ
セット状態にし、キャリー出力信号を受信すると、バッ
ファ装置（ＺＳ）は前記バッファ装置の次の準備段階ま
で、後のキャリーを記憶することを特徴とする請求項１
２記載の並列加算器。
【請求項１４】　　バッファ装置（ＺＳ）は直列に接続
されたＰチャネルトランジスタ（Ｔ４０）及びＮチャネ
ルトランジスタ（Ｔ４１，Ｔ４２）を有し、前記Ｐチャ
ネルトランジスタ（Ｔ４０）は、前記Ｐチャネルトラン
ジスタは正電極（＋Ｖ）に接続され、前記Ｎチャネルト
ランジスタ（Ｔ４２）は負電極（−Ｖ）に接続され、前
記Ｎチャネルトランジスタ（Ｔ４２）はプリセット信号
源に接続される入力を有するパルス整形器（ＩＦ）の出
力によって共に動作され、前記中央のトランジスタ（Ｔ
４１）の制御電極はＮチャネルトランジスタ（Ｔ３９）
の前記出力に接続され、前記制御電極はＮチャネルトラ
ンジスタの１つに形成され、一方では、Ｎチャネルトラ
ンジスタ（Ｔ３９）はインバータ段（Ｉ７）を介してパ
ルス整形器（ＩＦ）の出力により駆動されるＮチャネル
トランジスタ（Ｔ３９）の出力に接続され、他方ではイ
ンバータ段（Ｉ８）の出力（Ｙ）を介して前記先の加算
段の加算回路（ＳＴ）及び、供給電圧源の正電極（＋Ｖ
）に接続されたその第２の主な電極を持つＰチャネルス
イッチトランジスタ（Ｔ４３）の１つの主な電極に接続
されており、前記先の加算段のキャリー出力端子に接続
されたキャリー入力端子（ＣＥ）は、スイッチトランジ
スタ（Ｔ４３）の制御電極に接続され、一方、バッファ
装置のキャリー出力端子（ＣＡ）と直列に結合されたも
のＰチャネルトランジスタ（Ｔ４０）及び中間のＮチャ
ネルトランジスタ（Ｔ４１）の結合がノード（Ｒ）を形
成することを特徴とする請求項１３記載の並列加算器。
【請求項１５】　　加算段の前記キャリー入力端子（Ｃ
Ｅ）及び前記キャリー出力端子（ＣＡ）は負荷バッファ
装置（Ｉ３，Ｉ４；Ｉ５，Ｉ６）の各１組を介して前記
加算器の前記加算回路（ＳＴ）に接続されることを特徴
とする請求項１乃至請求項１４の少なくと１つの請求項
に記載の並列加算器。
【請求項１６】　　また、加算段の前記キャリー入力端
子（ＣＥ）に関連する前記負荷バッファ装置（Ｉ３，Ｉ
４）は、前記先の加算段キャリー出力端子（ＣＡ）に関
連した負荷バッファ装置（Ｉ３，Ｉ４）を形成すること
を特徴とする請求項１５記載の並列加算器。
【請求項１７】　　前記桁下げ出力信号は最も順の高い
加算段によって生成され、そのキャリー出力端子（ＣＡ
）がキャリーフィードバック回路（ＣＳ２）によって最
も順の低い加算段（ＡＳ０）のキャリー入力端子（ＣＥ
）に有効にされ、　　前記の最も順の高い加算段からの
キャリー出力信号を受信する前に、キャリーフィードバ
ック回路（ＣＳ２）は、その出力をキャリーのないプリ
セット状態におき、　　キャリー選択回路（ＣＳ１）は
、最上位の加算段によって計算されるキャリー、即ちキ
ャリーフラグ信号、あるいは定２進数“１”または“０
”を前記並列加算器の前記最低位の加算段（ＡＳ０）の
前記キャリー入力端子に印加するべきかどうかを選択す
ることを特徴とする請求項１乃至１６記載の少なくとも
１つの請求項に記載の並列加算器。
【請求項１８】　　前記キャリーフィードバック回路（
ＣＳ２）は、第１Ｎチャネルトランジスタ（Ｔ３３）と
第１Ｐチャネルトランジスタ（Ｔ３１）及び第２Ｐチャ
ネルトランジスタ（Ｔ３２）の第１の直列結合を有して
おり、前記第１Ｎチャネルトランジスタ（Ｔ３３）は前
記負電極（−Ｖ）に接続されており、前記第１Ｐチャネ
ルトランジスタ（Ｔ３１）は正電極（＋Ｖ）に接続され
ており、前記第１Ｎチャネルトランジスタ（Ｔ３３）及
び前記第１Ｐチャネルトランジスタ（Ｔ３１）は、プリ
セット信号源により共に動作され、前記第１Ｐチャネル
トランジスタ（Ｔ３１）及び前記第１Ｎチャネルトラン
ジスタ（Ｔ３３）の間に配置されている前記第２トラン
ジスタ（Ｔ３２）の前記制御電極（ＣＥ）には、最も順
の高い加算段からのキャリー出力信号が供給されており
、また、前記キャリーフィードバック回路（ＣＳ２）は
、第３のＰチャネルトランジスタ（Ｔ３４）及び第２の
Ｎチャネルトランジスタ（Ｔ３５）の第２の直列結合を
有しており、その第２の直列結合は供給電圧源の前記正
電極（＋Ｖ）及び前記負電極（−Ｖ）の間に挿入されて
おり、前記第３Ｐチャネルトランジスタ（Ｔ３４）の主
な電極の１つは前記正電極（＋Ｖ）に接続されており、
前記第３のＰチャネルトランジスタ（Ｔ３４）の前記第
２の主な電極と第２のＮチャネルトランジスタ（Ｔ３５
）の第１の主な電極及びキャリーフィードバック回路（
ＣＳ２）の出力ＣＢＱはノードＳに接続されており、第
３のＰチャネルトランジスタ（Ｔ３４）の制御電極は第
１インバータ（Ｉ９）を介して、第１Ｐチャネルトラン
ジスタ（Ｔ３１）の制御電極に接続され、前記第２のＰ
チャネルトランジスタ（Ｔ３２）の第１の主な電極のノ
ード（Ｔ）と、第１のＮチャネルトランジスタ（Ｔ３３
）の１つの主な電極及び第２のＮチャネルトランジスタ
（Ｔ３５）の制御電極は、第２インバータ（Ｉ１０）及
び出力（Ｘ）を介して最上位の加算段の加算回路（ＳＴ
）に接続されており、前記キャリー選択回路（ＣＳ１）
は、正（＋Ｖ）電極に接続された第４のＰチャネルトラ
ンジスタ（Ｔ３６）及び負（−Ｖ）電極に接続された第
３のＮチャネルトランジスタ（Ｔ３８）の第３の直列結
合を有しており、前記第４のＰチャネルトランジスタ（
Ｔ３６）及び前記第３のＮチャネルトランジスタ（Ｔ３
８）の接合点（Ｇ）は、キャリー出力信号を最上位の加
算段に印加する第４のＮチャネルトランジスタ（Ｔ３７
）の第１の主な電極に接続されており、前記キャリー選
択回路（ＣＳ１）は選択ロジック（ＡＷ）を有しており
、この選択ロジックはその入力（ＳＴ１，ＳＴ２，ＳＴ
３）に印加される制御信号とキャリーフラグ信号及びプ
リセット信号を判定し、前記第四のＰチャネルトランジ
スタ（Ｔ３６）あるいはキャリー選択回路（ＣＳ１）の
第４または第３のＮチャネルトランジスタ（Ｔ３７，Ｔ
３８）が選択ロジック信号（ａ，ｂ，ｃ）によって選択
され、この選択ロジック信号は、制御信号の発生によっ
てキャリーフィードバック回路（ＣＳ２）から印加され
たキャリー出力信号（ＣＢＱ）が、前記第４のＮチャネ
ルトランジスタ（Ｔ３７）を介してキャリー選択回路（
ＣＳ１）のキャリー出力（ＣＡ）に伝送されるか、ある
いは第４のＰチャネル及び第３のＮチャネルトランジス
タ（Ｔ３６，Ｔ３８）が、定２進数“０”あるいは“１
”即ちキャリーフラグ信号をキャリー出力（ＣＡ）に印
加するように駆動されるかのどちらかであり、入力（Ｖ
Ａ）がプリセット信号に供給される、選択ロジック（Ａ
Ｗ）に伴うパルス整形器（ＩＳ）は、接合点（Ｇ）がプ
リセットされるようなパルス整形器出力（ＰＣ）に接続
されたＮＯＲゲート（ＮＯＲ１）を介して第４のＰチャ
ネルトランジスタ（Ｔ３６）を短時間、導電状態にする
ことを特徴とする請求項１７記載の並列加算器。