JPH046029B2 - - Google Patents
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- JPH046029B2 JPH046029B2 JP57111341A JP11134182A JPH046029B2 JP H046029 B2 JPH046029 B2 JP H046029B2 JP 57111341 A JP57111341 A JP 57111341A JP 11134182 A JP11134182 A JP 11134182A JP H046029 B2 JPH046029 B2 JP H046029B2
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- Japan
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- bus
- data
- circuit
- signal line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、通信制御装置におけるアドレスおよ
びデータのバスインタフエース回路に関するもの
である。
びデータのバスインタフエース回路に関するもの
である。
一般に通信制御装置はアドレスおよびデータを
時分割的に入出力するDMA（ダイレクト・メモ
リ・アクセス）機能内蔵の回線制御部と、該回線
制御部のバスと中央処理部および主記憶部のバス
とのインタフエースを変換するバスインタフエー
ス回路から構成される。このような通信制御装置
において、ハードウエア量の削減を図るため、バ
スインタフエース回路をIC化、LSI化する場合、
通信制御装置のアドレスおよびデータのバス幅が
大型化すると、バスインタフエース回路の外部端
子数が多くなり、該バスインタフエース回路を複
数個に分割する必要がある。このため、従来は数
ビツトのバス幅のラツチ回路複数個と１つのバス
コントロール回路とでバスインタフエース回路を
構成し、別々にIC化していた。
時分割的に入出力するDMA（ダイレクト・メモ
リ・アクセス）機能内蔵の回線制御部と、該回線
制御部のバスと中央処理部および主記憶部のバス
とのインタフエースを変換するバスインタフエー
ス回路から構成される。このような通信制御装置
において、ハードウエア量の削減を図るため、バ
スインタフエース回路をIC化、LSI化する場合、
通信制御装置のアドレスおよびデータのバス幅が
大型化すると、バスインタフエース回路の外部端
子数が多くなり、該バスインタフエース回路を複
数個に分割する必要がある。このため、従来は数
ビツトのバス幅のラツチ回路複数個と１つのバス
コントロール回路とでバスインタフエース回路を
構成し、別々にIC化していた。
第１図にこの種のバスインタフエース回路の従
来の構成例例を示す。第１図において、１は回線
制御部、２は主記憶部、３1と３2はラツチ回路、
４はアドレス・データ共通バス、５はアドレスバ
ス、６はデータバス、７はバスコントロール回
路、８はDMA制御信号線、９はラツチ回路制御
信号線、１０はメモリアクセス信号線、２０は中
央処理部であり、バスインタフエース回路はバス
コントロール回路７とラツチ回路３1，３2で構成
される。即ち、第１図は主記憶部２のアドレスバ
ス５およびデータバス６のバス幅を２つにビツト
スライスする２組のラツチ回路３1，３2を設け、
回線制御部１とラツチ回路３1，３2の間およびラ
ツチ回路３1，３2と主記憶部２のデータ転送をバ
スコントロール回路７で制御するという構成であ
る。第１図の動作は以下の通りである。
来の構成例例を示す。第１図において、１は回線
制御部、２は主記憶部、３1と３2はラツチ回路、
４はアドレス・データ共通バス、５はアドレスバ
ス、６はデータバス、７はバスコントロール回
路、８はDMA制御信号線、９はラツチ回路制御
信号線、１０はメモリアクセス信号線、２０は中
央処理部であり、バスインタフエース回路はバス
コントロール回路７とラツチ回路３1，３2で構成
される。即ち、第１図は主記憶部２のアドレスバ
ス５およびデータバス６のバス幅を２つにビツト
スライスする２組のラツチ回路３1，３2を設け、
回線制御部１とラツチ回路３1，３2の間およびラ
ツチ回路３1，３2と主記憶部２のデータ転送をバ
スコントロール回路７で制御するという構成であ
る。第１図の動作は以下の通りである。
書込み動作：
回線制御部１はDMA制御信号線８を通してバ
スコントロール回路７に書込みを指示すると共
に、まず書込みアドレスを２つにビツトスライス
してアドレス・データ共通バス４に乗せる。バス
コントロール回路７は回線制御部１から信号線８
を通して与えられるDMA制御信号にもとづき、
ラツチ回路制御信号線９によりラツチ回路３1，
３2を制御し、アドレス・データ共通バス４上の
書込みアドレスをラツチ回路３1，３2にラツチし
てアドレスバス５に乗せる。次に、回線制御部１
は書込みデータを同じく２つにビツトスライスし
てアドレス・データ共通バス４に乗せ、これを同
様にしてバスコントロール回路７はラツチ回路３
１，３2にラツチしてデータバス６に乗せる。アド
レスバス５とデータバス６に書込みアドレスと書
込みデータが揃うと、バスコントロール回路７は
回線制御部１から与えられるDMA制御信号にも
とづき、メモリアクセス信号線１０に書込み信号
を出力して主記憶部２をアクセスする。
スコントロール回路７に書込みを指示すると共
に、まず書込みアドレスを２つにビツトスライス
してアドレス・データ共通バス４に乗せる。バス
コントロール回路７は回線制御部１から信号線８
を通して与えられるDMA制御信号にもとづき、
ラツチ回路制御信号線９によりラツチ回路３1，
３2を制御し、アドレス・データ共通バス４上の
書込みアドレスをラツチ回路３1，３2にラツチし
てアドレスバス５に乗せる。次に、回線制御部１
は書込みデータを同じく２つにビツトスライスし
てアドレス・データ共通バス４に乗せ、これを同
様にしてバスコントロール回路７はラツチ回路３
１，３2にラツチしてデータバス６に乗せる。アド
レスバス５とデータバス６に書込みアドレスと書
込みデータが揃うと、バスコントロール回路７は
回線制御部１から与えられるDMA制御信号にも
とづき、メモリアクセス信号線１０に書込み信号
を出力して主記憶部２をアクセスする。
読出し動作：
回線制御部１はDMA制御信号線８を通してバ
スコントロール回路７に読出しを指示すると共
に、読出しアドレスを２つにビツトスライスして
アドレス・データ共通バス４に乗せる。バスコン
トロール回路７は、ラツチ回路制御信号線９によ
りラツチ回路３1，３2を制御して、アドレス・デ
ータ共通バス４上の読出しアドレスをラツチ回路
３1，３2にラツチし、アドレスバス５に乗せる。
同時にバスコントロール回路７はメモリアクセス
信号線１０に読出し信号を出力し、主記憶部２を
アクセスする。主記憶部２からの読出しデータは
データバス６を通し、２つにビツトスライスされ
てラツチ回路３1，３2にラツチされた後、バスコ
ントロール回路７の制御のもとにアドレス・デー
タ共通バス４経由で回線制御部１へ転送される。
スコントロール回路７に読出しを指示すると共
に、読出しアドレスを２つにビツトスライスして
アドレス・データ共通バス４に乗せる。バスコン
トロール回路７は、ラツチ回路制御信号線９によ
りラツチ回路３1，３2を制御して、アドレス・デ
ータ共通バス４上の読出しアドレスをラツチ回路
３1，３2にラツチし、アドレスバス５に乗せる。
同時にバスコントロール回路７はメモリアクセス
信号線１０に読出し信号を出力し、主記憶部２を
アクセスする。主記憶部２からの読出しデータは
データバス６を通し、２つにビツトスライスされ
てラツチ回路３1，３2にラツチされた後、バスコ
ントロール回路７の制御のもとにアドレス・デー
タ共通バス４経由で回線制御部１へ転送される。
以上のように、従来のバスインタフエース回路
ではIC化する単位がバスコントロール回路とラ
ツチ回路の２種類となるため、新しくバスインタ
フエース回路を設計するときに２品種のIC開発
を必要とし、IC開発費用が高くなる欠点があつ
た。又、バスコントロール回路をラツチ回路から
分離するため、それぞれIC化する単位の外部端
子数が多くなるという欠点があつた。
ではIC化する単位がバスコントロール回路とラ
ツチ回路の２種類となるため、新しくバスインタ
フエース回路を設計するときに２品種のIC開発
を必要とし、IC開発費用が高くなる欠点があつ
た。又、バスコントロール回路をラツチ回路から
分離するため、それぞれIC化する単位の外部端
子数が多くなるという欠点があつた。
本発明は上記従来の欠点を除去するため、バス
インタフエース回路をラツチ回路とバスコントロ
ール回路とセレクタ回路よりなる同一の機能単位
を、ビツトスライスする数だけ用いて構成するよ
うにしたもので、以下、実施例について詳細に説
明する。
インタフエース回路をラツチ回路とバスコントロ
ール回路とセレクタ回路よりなる同一の機能単位
を、ビツトスライスする数だけ用いて構成するよ
うにしたもので、以下、実施例について詳細に説
明する。
第２図は本発明の一実施例であつて、第１図と
同一符号は同一部分を示す。１１は主記憶部２か
らデータを読出すためのメモリリード信号線、１
２は主記憶部２へデータを書込むためのメモリラ
イト信号線、１３はメモリリード信号線１１とメ
モリライト信号線１２のどちらか一方を選択する
セレクタであり、切替端子１４の設定信号により
メモリリード信号線１１およびメモリライト信号
線１２の何れでも選択可能である。１５は、バス
インタフエース回路を構成する機能単位である。
この機能単位１５はラツチ回路３とバスコントロ
ール回路７とセレクタ１３から構成される。メモ
リアクセス信号線１０はメモリリード信号線とメ
モリライト信号線よりなり、一方の機能単位１５
から切替端子１４によりメモリリード信号線１１
を取り出し、他方の機能単位１５から切替端子１
４によりメモリライト信号線１２を取り出してい
る。即ち、個々の機能単位１５は主記憶部２をア
クセスするメモリアクセス信号線１０のうちメモ
リリード信号線１１またはメモリライト信号線１
２の何れか一方の信号だけを出力するが、各機能
単位内でメモリリード信号とメモリライト信号の
両信号を作成し、セレクタ１３で一方のみを使用
するという冗長な回路構成となつている。ここで
は、上方の機能単位１５からはメモリリード信号
線１１を取り出し、下方の機能単位１５からはメ
モリライト信号線１２を取り出すとして第２図の
動作を説明する。
同一符号は同一部分を示す。１１は主記憶部２か
らデータを読出すためのメモリリード信号線、１
２は主記憶部２へデータを書込むためのメモリラ
イト信号線、１３はメモリリード信号線１１とメ
モリライト信号線１２のどちらか一方を選択する
セレクタであり、切替端子１４の設定信号により
メモリリード信号線１１およびメモリライト信号
線１２の何れでも選択可能である。１５は、バス
インタフエース回路を構成する機能単位である。
この機能単位１５はラツチ回路３とバスコントロ
ール回路７とセレクタ１３から構成される。メモ
リアクセス信号線１０はメモリリード信号線とメ
モリライト信号線よりなり、一方の機能単位１５
から切替端子１４によりメモリリード信号線１１
を取り出し、他方の機能単位１５から切替端子１
４によりメモリライト信号線１２を取り出してい
る。即ち、個々の機能単位１５は主記憶部２をア
クセスするメモリアクセス信号線１０のうちメモ
リリード信号線１１またはメモリライト信号線１
２の何れか一方の信号だけを出力するが、各機能
単位内でメモリリード信号とメモリライト信号の
両信号を作成し、セレクタ１３で一方のみを使用
するという冗長な回路構成となつている。ここで
は、上方の機能単位１５からはメモリリード信号
線１１を取り出し、下方の機能単位１５からはメ
モリライト信号線１２を取り出すとして第２図の
動作を説明する。
書込み動作：
回線制御部１はDMA制御信号線８を通して各
機能単位１５のバスコントロール回路７に書込み
を指示すると共に、まず書込みアドレスを２つに
ビツトスライスしてアドレス・データ共通バス４
に乗せる。各機能単位１５のバスコントロール回
路７は、回線制御部１から信号線８を通して与え
られるDMA制御信号にもとづき、ラツチ回路制
御信号線９により自ラツチ回路３を制御し、アド
レス・データ共通バス４上の書込みアドレスを該
当ラツチ回路３にラツチして、アドレスバス５に
乗せる。次に、回線制御部１は書込みデータを同
じく２つにビツトスライスしてアドレス・データ
共通バヅ４に乗せ、これを同様にして、各機能単
位１５のバスコントロール回路７は自ラツチ回路
３にラツチしてデータバス６に乗せる。アドレス
バス５とデータバス６に書込みアドレス、書込み
データが揃うと、各機能単位１５のバスコントロ
ール回路７はメモリライト信号線１２を有効とす
るが、書込み動作ということで、セレクタ１３に
より下方の機能単位１５のメモリライト信号線１
２が選択され、主記憶部２がアクセスされる。
機能単位１５のバスコントロール回路７に書込み
を指示すると共に、まず書込みアドレスを２つに
ビツトスライスしてアドレス・データ共通バス４
に乗せる。各機能単位１５のバスコントロール回
路７は、回線制御部１から信号線８を通して与え
られるDMA制御信号にもとづき、ラツチ回路制
御信号線９により自ラツチ回路３を制御し、アド
レス・データ共通バス４上の書込みアドレスを該
当ラツチ回路３にラツチして、アドレスバス５に
乗せる。次に、回線制御部１は書込みデータを同
じく２つにビツトスライスしてアドレス・データ
共通バヅ４に乗せ、これを同様にして、各機能単
位１５のバスコントロール回路７は自ラツチ回路
３にラツチしてデータバス６に乗せる。アドレス
バス５とデータバス６に書込みアドレス、書込み
データが揃うと、各機能単位１５のバスコントロ
ール回路７はメモリライト信号線１２を有効とす
るが、書込み動作ということで、セレクタ１３に
より下方の機能単位１５のメモリライト信号線１
２が選択され、主記憶部２がアクセスされる。
読出し動作：
回線制御部１はDMA制御信号線８を通して各
機能単位１５のバスコントロール回路７に読出し
を指示すると共に、読出しアドレスを２つにビツ
トスライスしてアドレス・データ共通バス４に乗
せる。各機能単位１５のバスコントロール回路７
は、ラツチ回路制御信号線９により自ラツチ回路
３を制御し、アドレス・データ共通バス４上の読
出しアドレスを該当ラツチ回路にラツチしてアド
レスバス５に乗せる。同時に、各機能単位１５の
バスコントロール回路７はメモリリード信号線１
１を有効とするが、読出し動作ということで、セ
レクタ１３により上方の機能単位１５のメモリリ
ード信号線１１が選択され、主記憶部２がアクセ
スされる。主記憶部２からの読出しデータはデー
タバス６を通し、２つにビツトスライスされて各
機能単位１５のラツチ回路３にラツチされた後、
各バスコントロール回路７の制御のもとにアドレ
ス・データ共通バス４経由で回線制御部１へ転送
される。
機能単位１５のバスコントロール回路７に読出し
を指示すると共に、読出しアドレスを２つにビツ
トスライスしてアドレス・データ共通バス４に乗
せる。各機能単位１５のバスコントロール回路７
は、ラツチ回路制御信号線９により自ラツチ回路
３を制御し、アドレス・データ共通バス４上の読
出しアドレスを該当ラツチ回路にラツチしてアド
レスバス５に乗せる。同時に、各機能単位１５の
バスコントロール回路７はメモリリード信号線１
１を有効とするが、読出し動作ということで、セ
レクタ１３により上方の機能単位１５のメモリリ
ード信号線１１が選択され、主記憶部２がアクセ
スされる。主記憶部２からの読出しデータはデー
タバス６を通し、２つにビツトスライスされて各
機能単位１５のラツチ回路３にラツチされた後、
各バスコントロール回路７の制御のもとにアドレ
ス・データ共通バス４経由で回線制御部１へ転送
される。
第２図はアドレスバス５およびデータバス６の
バス幅を２つにビツトスライスするのに対応して
２つの機能単位を用いた例であるが、アドレスお
よびデータのバス幅が大型化するにつれて機能単
位の数も増加することは云うまでもない。
バス幅を２つにビツトスライスするのに対応して
２つの機能単位を用いた例であるが、アドレスお
よびデータのバス幅が大型化するにつれて機能単
位の数も増加することは云うまでもない。
以上説明したように、本発明によれば、バスイ
ンタフエース回路を同じ回路構成の複数の機能単
位に分割しているため、機能単位をIC化するこ
とにより１品種のICでバスインタフエース回路
が構成できる利点がある。更に、開発するICが
１品種で済むため、ICの開発費が少なくなるこ
とと開発した１品種のICをバスインタフエース
回路に複数個用いるため、ICの生産個数が多く
なることにより、バスインタフエース回路の構成
ICを低コスト化できるという利点がある。また、
バスインタフエース回路を構成する機能単位がラ
ツチ回路とバスコントロール回路をペアで具備し
ているため、機能単位間の接続が不要になる利点
がある。
ンタフエース回路を同じ回路構成の複数の機能単
位に分割しているため、機能単位をIC化するこ
とにより１品種のICでバスインタフエース回路
が構成できる利点がある。更に、開発するICが
１品種で済むため、ICの開発費が少なくなるこ
とと開発した１品種のICをバスインタフエース
回路に複数個用いるため、ICの生産個数が多く
なることにより、バスインタフエース回路の構成
ICを低コスト化できるという利点がある。また、
バスインタフエース回路を構成する機能単位がラ
ツチ回路とバスコントロール回路をペアで具備し
ているため、機能単位間の接続が不要になる利点
がある。
第１図は従来のバスインタフエース回路の構成
例を示す図、第２図は本発明のバスインタフエー
ス回路の一実施例を示す図である。 １……回線制御部、２……主記憶部、３……ラ
ツチ回路、４……アドレス・データ共通バス、５
……アドレスバス、６……データバス、７……バ
スコントロール回路、８……DMA制御信号線、
９……ラツチ回路制御信号線、１０……メモリア
クセス信号線、１１……メモリリード信号線、１
２……メモリライト信号線、１３……セレクタ、
１４……切替端子、１５……機能単位、２０……
中央処理部。
例を示す図、第２図は本発明のバスインタフエー
ス回路の一実施例を示す図である。 １……回線制御部、２……主記憶部、３……ラ
ツチ回路、４……アドレス・データ共通バス、５
……アドレスバス、６……データバス、７……バ
スコントロール回路、８……DMA制御信号線、
９……ラツチ回路制御信号線、１０……メモリア
クセス信号線、１１……メモリリード信号線、１
２……メモリライト信号線、１３……セレクタ、
１４……切替端子、１５……機能単位、２０……
中央処理部。
Claims (1)
- １ アドレスおよびデータを時分割的に入出力す
るアドレス・データ共通バスとデータの書込み・
読み出しを指示するDMA制御信号線とを備えた
DMA機能内蔵の回線制御部と、アドレスバス、
データバスおよびデータの書込み・読み出しを指
示するメモリアクセス信号線よりなる主記憶部の
バスと前記アドレス・データ共通バスと前記
DMA制御信号線よりなる前記回線制御部のバス
との間のデータ転送を行うバスインタフエース回
路から構成される通信制御装置のバスインタフエ
ース回路において、前記バスインタフエース回路
は同一構成の複数個の機能単位回路よりなり、各
機能単位回路は、ビツト分割されたアドレスとデ
ータとをラツチするラツチ回路と、前記DMA制
御信号線の指示に基づきメモリリード信号とメモ
リライト信号を生成するとともに、前記回線制御
部と前記ラツチ回路間および前記ラツチ回路と前
記主記憶部間のデータ転送を制御するバスコント
ロール回路と、前記バスコントロール回路で生成
されるメモリリード信号とメモリライト信号のい
ずれか一方を選択し前記メモリアクセス信号線に
出力するセレクタ回路とよりなることを特徴とす
る通信制御装置のバスインタフエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111341A JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111341A JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592134A JPS592134A (ja) | 1984-01-07 |
| JPH046029B2 true JPH046029B2 (ja) | 1992-02-04 |
Family
ID=14558732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111341A Granted JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592134A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717048A (en) * | 1980-07-07 | 1982-01-28 | Nippon Telegr & Teleph Corp <Ntt> | Time-division information output system of data transfer circuit |
-
1982
- 1982-06-28 JP JP57111341A patent/JPS592134A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592134A (ja) | 1984-01-07 |
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