JPH0460722A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ発明の技術分野〕 この発明はデジタルマイクロコンピュータに関する。

［発明の背景］ 最近１本件出願人はマイクロコンピュータのプログラム
処理により、電子楽器の制御入力処理だけでなく、楽音
信号の生成も行う装置を提案した（特願昭６３−３３４
．１５８号）、このマイクロコンピュータのＣＰＵはメ
インプログラムの実行生成するため、タイマーからのイ
ンタラプト信号に応答してインタラプト処理ルーチンを
実行する。

このマイクロコンピュータにはメインプログラムからイ
ンタラプト処理ルーチンへのデータ転送に関連する問題
がある。即ちＣＰＵのメインプログラムでの処理のなか
には、インタラプト処理ルーチンで参照することになる
複数のデータをインタラプト処理用メモリに設定するデ
ータ更新処理が含まれる。インタラプト信号はこのよう
なデータ更新処理の途中でも生じ得る。その場合、ＣＰ
Ｕの制御はメインプログラムからインタラプト処理ルー
チンに移る。その結果、インタラプト処理ルーチンの処
理結果（楽音波形データ）にエラーが生じてしまう１例
えば、エンベロープを例にとると、エンベロープのステ
ップを更新するときにメインプログラムは新しいステッ
プに対する複数のエンベロープパラメータ（エンベロー
プ演算間７期、エンベローラ差分値、エンベロープミル
ｓ等）をインタラプト処理用メモリの対応する領域に書
き込もうとする。すべてのエンベロープ、パラメータが
書き込まれないうちにインタラシト信号が発生してイン
タラプト処理ルーチンにＣＰＵの制御が移行すると、イ
ンタラプト処理ルーチンでハ更新されたエンベロープパ
ラメータと更新前のエンベロープパラメータ（したがっ
て正しくない値のデータ）とを用いてエンベロープ波高
値を演算し、エンベロープ波高値に基づいて楽音信号を
生成する。したがって、生成されるエンベロープ波高値
、楽音信号は意図しない値となってしまう。

以上、電子楽器に応用したマイクロコンピュータを例に
とって、メインプログラムからインタラプト処理ルーチ
ンに複数のデータを渡す場合の問題を説明したが、以下
説明するこの発明はこの種の問題をかかえるすべてのマ
イクロコンピュータにとって有効な解決手段を提供する
ものである。

［発明の目的］ すなわち、この発明の目的は、インタラプト処理ルーチ
ンに渡すメインプログラムでの複数データの書込処理を
保証して、インタラプト処理ルーチンの処理結果が常に
正しいものになるようにしたマイクロコンピュータを提
供することである。

［発明の構成１作用］ 上記の目的を達成するため、この発明によればメインプ
ログラムを実行するメインプログラムモードとインタラ
プト処理ルーチンを実行するインタラプトモードとを有
するＣＰＵと、インタラプト信号を発生するインタラプ
ト発生手段と、前記インタラプト信号に応答して前記Ｃ
ＰＵで実行中のメインプログラムを中断して前記ＣＰＵ
のモードを前記インタラプトモードに切替制御するＣＰ
Ｕモード制御手段と、を有するデジタルマイクロコンピ
ュータにおいて、前記ＣＰＵの前記メインプログラムモ
ードにおいて複数のデータをインタラプト処理用メモリ
に書き込み、前記インタラプトモードにおいてこのイン
タラプト処理用メモリに記憶される前記複数のデータを
参照する手段と、前記メインプログラムモーＦにおいて
前記手段によりインタラプト処理用メモリに対する前記
複数のデータの書込処理が実行されている間、前記イン
タラプト信号をマスクすることにより前記ＣＰＵモード
制御手段の動作を禁止して前記書込処理の中断を禁止す
るインタラプトマスク手段とを有することを特徴とする
デジタルマイクロコンピュータが提供される。

この構成によれば、メインプログラムモードにおいて複
数のデータがインタラプト処理用メモリに書き込まれて
いる間はインタラプト信号がマスクされてＣＰＵの制御
をインタラプトモードに移行するＣＰＵモード制御手段
の動作が禁止されるので、書込処理を保証でき、インク
ラブド処理ルーチンの処理結果を正しいものにすること
ができる。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装置１
（ＣＰＵ）を使用することであり、従来のような専用構
造の／＼−トウエア音源は不要である。１つのＣＰＵが
メインＣＰＵあるいはマスターＣＰＵ（１０）として働
き音源処理のみでなくアプリケーション（この場合、楽
器）に従う入力装置（Ｗ’１．機能キー等）、出力装！
　（ＤＡＣ等）を取り扱う（第４図、第５図）、他のＣ
ＰＵはマスターＣＰＵに対してサブＣＰＵないしスレー
ブＣＰＵ　（２０）として働き、音源処理を実行する（
第６図）、シたがって、音源処理について各ＣＰＵの負
担が分担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイヤインタラプトを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状態）に移行するとともにその終了信号がマスターＣＰ
Ｕに伝えられる（第８図、第１６図）。この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラプト処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラプト処理ルーチンの実行の結果
、インタラプト処理ルーチンにおいて＃照すべき複数の
データ（例えばエンヘローブ目標値、エンベロープレー
トのようなエンヘロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラプト処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラプト処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラプトをマスクしてインタラプト
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラプト処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい伯を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する１代表的には、データのアクセス
を要求するＣＰＵからアクセスが要求されるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アク７リフジ）信号をＣＰＵ
に渡して停止状態となる。アクセス要求信号送信後、承
認信号が受信されるまでの間、要求側のＣＰＵは待ち状
態になる。承認信号を受けて要求側のＣＰＵは被要求側
のＣＰＵの内部メモリに対し、実際のデータアクセスを
実行する。このように従来のＣＰＵ間データアクセス方
式は時間を要するので高速処理が望まれる電子楽器のよ
うなアプリケーションには適さない、これを解決するた
め、本実施例では、第１のデータアクセス方式として、
上記第２の特徴を利用してサブＣＰＵが停止状態にある
ときにマスターＣＰＵがサブＣＰＵの内部メモリ（２０
６）に対しデータをリード／ライト（アクセス）する停
止モード制御方式が開示され（第２２図）、第２のデー
タアクセス方式として待ち状態なしにマスターＣＰＵが
サブＣＰＵをデータアクセスする（サブＣＰＵはデータ
アクセス中のみ強制的に停止状態にされる）瞬時データ
アクセス方式とが開示される（第２３図〜第２５図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換外ＦＪ（シフト、反
転、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ードアクセス）命令により、データメモリのデータを演
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うために複数の変換命令を実行する必要もし
ばしば生じる。このように、従来においてはデータ変換
の処理に時間がかかるという問題があり、特に音源処理
のように高速処理が要求されるアプリケーションにおい
ては大きな問題となる。これを解決するため、この実施
例によれば、データ・アドレス変換ハードウェア（６０
，７０）を設け。

特殊な転送命令（変換付転送命令）を実行することによ
り、その命令に応答するデータ・アドレス変換ハードウ
ェアを介して所望のデータ変換が施されたデータが演算
用メモリ（１０６，２０６）に取り込まれるようにして
いる。したがって、所望の変換データを得るのに、複数
の命令を実行するのではなく単一の命令を実行すればよ
く処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ１他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御、例えば入
カポ−）１１８、出力ボート１２０に接続される入力装
置（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
１００の制御等を行う（第４図）、これに対し、５ＣＰ
Ｕ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵ　
１０と５ＣＰＵ２０に共用される０ＭＣＰＵｌ０からの
アドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭ
Ａ、外部メモリアドレスチッチ３０のＭＣＰＵ外部メモ
リアドレスラッチ３０Ｍ、アドレス切り換え回路４０．
アドレス変換回路６０を介して外部データメモリ９０の
アドレス入力に加えられる。一方、５ＣＰＵ２０からの
アドレス情報は５ＣＰＵ２０に結合するアドレスへスＳ
Ａ、５ＣＰＵ外部メモリアドレスラッチ３０Ｓ、アドレ
ス切り換え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０．外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵｌｏに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径賂は外部
データメモリ９０のデータ出力、データ変換回路７０．
５ＣＰＵ外部メモリデータラッチ８０Ｓ、５ＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒ　ｏｍａの各々に応答してアドレ
ス切り換え回路４０を制御してアドレス切り換え回路４
０にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からの
アドレスのいずれかを外部メモリ９０へのアドレスとし
て選択させる。このためにメモリ装置競合回避回路５０
からの選択信号ＭＳＥＬによりアドレス切り換え回路４
０は選択動作を行う、外部メモリ９０へのアドレスが確
定するとメモリ装置競合回避回路５０は外部メモリ９０
に対するチップ選択信号ＣＥと出力イネーブル信号ＯＥ
をアクティブにする。これにより外部メモリ９０からデ
ータが出力され、データ変換回路７０を通してそのデー
タが外部メモリラッチ８０の入力バスに現われる。ここ
で、メモリ装置競合回避回路５０はデータアクセスを要
求したＣＰＵにデータを送るためにＭＣＰＵ外部メモリ
データラッチ８０Ｍ、５ＣＰＵ外部メモリデータラッチ
８０Ｓのいずれかを作動してデータをラッチさせる。こ
のためにＭＣＰＵ外部メモリデータラッチ８０Ｍはメモ
リ装置競合回避回路５０からのラッチ信号ＭＤＬにより
ラッチ動作し、５ＣＰＵ外部メモリデークラッチ８０Ｓ
はメモリ装置競合回避回路５０からのラッチ信号ＳＤＬ
によりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ　（ＭＣＰＵＩＯか５
ＣＰＵ２０）から出力されたアドレス（論理アドレス）
を選択的に変更して外部データメモリ９０に実際に入力
されるアドレスを形成するものであり、データ変換回路
７０は外部データメモリ９０から出力されたデータを選
択的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）
に実際に入力されるデータを形成するものである。各変
換回路６０．７０における変換の態様を指定するために
、制御信号が使用される。各ＣＰＵｌ０１２０において
、外部データメモリ９０に対するデータアクセスは転送
命令を実行することで行われる。転送命令に基づいてＣ
ＰＵで生成される制御信号をＭＲｌ、ＭＲ２、ＭＲ３（
ＭＣＰＵＩ　Ｏの場合）、ＳＲ１，ＳＲ２、ＳＲ３（Ｓ
ＣＰＵ２０の場合）で示しである。これらの信号は外部
メモリアドレスチッチ３０、アドレス切り換え回路４０
を通った後、信号Ｒ１，Ｒ２、Ｒ３と呼ばれる（ＭＲｉ
　＋ＬＭＲｉ→ＲｉまたはＳＲｉ＋ＬＳＲｉ＋Ｒｉ）、
変換の態様を指定するため、制御信号Ｒ１，Ｒ２がアド
レス変換回路６０に入力される。更に、データ変換回路
７０における変換のＳ様を特定するため、制御信号Ｒ１
，Ｒ２、Ｒ３とアドレス変換回路６０からのアドレスビ
ット１２の信号ＡＩ２とアドレスビット１５の信号Ａ１
５がデータ変換回路７０に加えられる。アドレス変換回
路６０とデータ変換回路７０の詳細については後述する
。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため、両ＣＰＵ間で複数の信号が伝送される。信
号ＡはＭＣＰＵ　１０から５ＣＰＵ２０に送られる５Ｃ
ＰＵ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２
０からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理絆了
を表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に
送られる５ＣＰＵ２０の内部メモリ（第３図の２０６）
のアドレス情報、信号ＣはＭＣＰＵ　１０から５ＣＰＵ
２０に送られる５ＣＰＵ２０の内部メモリの読み書き制
御信号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送ら
れる５ＣＰＵ２０の内部メモリからの読出しデータ、Ｄ
　ｏＵＴはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５
ＣＰＵ２０の内部メモリへの書き込みデータを表わす、
ＣＰＵ間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果はＭ
ＣＰＵＩＯから、右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌ
とから成るデジタルアナログ変換器（ＤＡＣ）Ｚｏｏに
送られ、アナログ楽音信号に変換されて外部に出力され
る。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰＵ２
０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラプト処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出力ラッチ１０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレージオン制御回路１１２は制
御用ＲＯＭ１０２からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレージ苫ン制御回路１１２
はＡＬＵ部１０８からのステータス信号Ｓ（例えばオー
バーフロー信号、ゼロフラグ信号等）により分岐条件成
立を検出してＲＯＭアドレス制御部１１４を介してアド
レスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラプト
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラプト発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ、（割込要求信号）を送り、この信号により、ＲＯＭ
アドレス制御部１１４は次に行うメインプログラムの命
令のアドレスを退ｉＩ！（保持）し、楽音の生成が行わ
れるインタラプト処理プログラム（サブルーチン）の先
頭アドレスを代りにセットする。これにより、インタラ
プト処理プログラムが開始される。インタラプト処理プ
ログラムのａＳにはリターン命令があるので、このリタ
ーン命令がオペレーション制御回路１１２で解読された
時点で、ＲＯＭアドレス制御部１１４は退避してあった
アドレスを再度セットし、メインプログラムに復帰する
。更に、インタラプト発生部、１１６からの制御信号Ｉ
ＮＴはＤＡＣｌｏｏにおける楽音信号のデジタル／アナ
ログ変換サンプリング速度を定めるためにＤＡＣｌｏｏ
に供給される。なお、インタラプト発生部１１６は図の
上ではＭＣＰＵＩＯの内部要素として描いであるが、Ｍ
ＣＰＵＩＯに対して現在行っている仕事を停止させ特別
の処理を要求するものであり、論理的にはＭＣＰＵＩＯ
の外部要素（周辺装Ｍ）である。

クロック発生回路１３６はマスタークロー、り発生回路
（図示せず）からの２相のマスタークロー７りＣＫＩと
ＣＫ２を受け、オペレーション制御回路１１２を初めと
する回路の各部に加える種々のタイミング信号（Ｔ１．
Ｔ２、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）
を発生する。

第２図の残りの要素はＭＣＰＵ　２０の外部装置とのイ
ンタフェースに係っている。１２２は外部メモリアクセ
ス用アドレスバスＭＡ（第１図）にＭＣＰＵ内部パスを
接続するためのバスインタフェースとしてのゲートを表
わし、１２４は外部メモリデータバスＭＤにＭＣＰＵ内
部パスを接続するためのゲートを表わし、１２６はＤＡ
Ｃデータ転送パスにＭＣＰＵ内部パスを接続するための
ゲートを表わす、また、入カポ−）１１８と出カポ−）
１２０はＭＣＰＵ内部パスを外部の入力装置に結合する
ためのインタフェースである。１２８は５ＣＰＵ内部Ｒ
ＡＭアドレス指定パスにＭＣＰＵ内部バスを接続するた
めのゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバ
スにＭＣＰＵ内部パスを接続するためのゲート、１３２
は５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部パ
スに接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセット制御部１３４はインタラプト発生部１
１６からのインタラプト信号ＩＮＴに応答して、５ＣＰ
Ｕ２０の処理開始を示す信号Ａを発生する。この信号Ａ
は５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３図
）に送られ、これによりＲＯＭアドレス制御部２１４の
アドレス更新動作が開始し、５ＣＰＵ２０の動作（音源
処理を含む）が開始する。５ＣＰＵ２０の動作が終了す
ると５ＣＰＵ２０のオペレーション制御回路２１２から
処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰＵ
リセット制御部１３４に送られる。これに対し、５ＣＰ
Ｕリセット制御部１３４は５ＣＰＵ２０の動作を停止す
るために信号Ａを反転し、これにより５ＣＰＵ２０のＲ
ＯＭアドレス制御部２１４の動作を停止させる、ととも
に、５ＣＰＵ２０が停止中であることを表わす５ＣＰＵ
状態フラグ信号をオペレーション制御回路１１２に送る
。オペレーション制御回路１１２は制御用ＲＯＭ１０２
からの５ＣＰＵ状態の検査命令の実行時に、この５ＣＰ
Ｕ状態フラグ信号を読むことにより、５ＣＰＵ２０の状
態を検出できる。

第３図の５ＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４．２０５　２０６．２０８．２１
２．２１４．２２２．２２４．２３６はそれぞれ、第２
図のＭＣＰＵＩＯのブロー２り図における要素１０２．
１０２ａ、１０４．１０５．１０６．１０８．１１０．
１１２．１１４．１２２．１２４．１３６に対応する要
素である。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２
には基本的に音源処理のためのプログラムのみが記憶さ
れており、５ＣＰＵ２０を音源処理専用の処理装置とし
て機能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０．データバスＤ　０ＬＩＩ
　を通ったデータ）と５ＣＰＵ２０の生成（演Ｘ）した
データ（ＡＬＵ部２０８または乗算器２１０からのデー
タバスＤＢ上のデータ）とから選択するＲＡＭデータイ
ン切り換え部である。ＲＡＭデータイン切り換え部２４
０は信号Ａによってその選択モードが制御され、信号Ａ
が“５ＣＰＵ２０動作中”を表わしているときには５Ｃ
ＰＵ２０で演算したデータを選択し、信号Ａが“５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“５ＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからのパスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが“５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らパスゲート１２８（信号Ａにより開いている）を経て
パスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２０
６のアドレスとして選択する。同様に、ライト信号切り
換え部２４２も信号Ａによってそのモードが制御され、
信号Ａが“５ＣＰＵ２０動作中”を表わしているときに
は５ＣＰＵ２０のオペレージ、ン制御回路２１２からの
ＲＡＭリードライト信号を選択してＲＡＭ２０６のリー
ドライト入力Ｒ／Ｗに結合し、信号Ａが“５ＣＰＵ２０
停止中”を表わしているときには５ＣＰＵ２０ではなく
ＭＣＦＵＩＯのオペレーション制御回路１１２からのＳ
ＣＰＤＲＡＭリードライト信号を選択してＲＡＭ２０６
のリードライト入力Ｒ／Ｗに結合する。

以下１本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源橡能（第１−第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラプト信号ＩＮＴに
よって起動されるＭＣＰＵｌｏのインタラプト処理ルー
チンによるＭＣＰＵｌｏの動作を示すフローチャート、
第６図はタイマインタラプト信号ＩＮＴによって起動さ
れる５ＣＰＵ２０のプログラムによる５ＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯと５Ｃ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

＠１−第３５１Ｊに関して述べたように１本実施例の電
子楽器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とか
ら成る複数のＣＰＵを備えており、両ＣＰＵが協働して
電子楽器のための処理を実行する。特にＭＣＰＵＩＯは
、第５図に示すようなインタラプト処理ルーチンにより
音源処理を行い、５ＣＰＵ２０は第６図に示すようなプ
ログラムにより音源処理を行う、更にＭＣＰＵＩＯは第
４図に示すメインプログラムにより、システム全体の制
御のための種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり１ＭＣＰ
Ｕｌ０はＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
ＩＯは出力ポート１２０からキー走査のための信号を出
力し、鍵盤、機能スイッチ等の入力装置の状態を入力ポ
ートｌ１８から取り込むことにより、機能キー、Ｉ！盤
キーの状態をＲＡＭ１０６のキーバッファエリアに記憶
する。４−３では４−２で得た機能キーの新しい状態と
前回の状態とから、状態の変化した機能キーを識別し、
指示される機能の実行を行う（例えば、楽音番号のセッ
ト、エンベロープ番号のセット、リズム番号のセット等
）、４−４では４−２で得た鍵盤の最新の状態と前回の
状態とから、変化した鍵（押鍵、離鍵）を識別する０次
の４−５で４−４の処理結果から、発音処理４−９のた
めのキーアサイン処理を行う、４−６では機能キーでデ
モ演奏キーが押鍵されたとき外部メモリ９０から、デモ
演奏データ（シーケンサデータ）を順次読み出し、処理
することにより、発音処理４−９のためのキーアサイン
処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキー７サイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−開時間（これは、フロ
ーを一周する間に実行されたタイマインタラプトの回数
を計数することで得られる。この計数処理は後述のイン
タラプトタイマ処理５−２で行われる。）を基に演算Ｉ
：行い、エンベロープ用タイマ（エンベロープの演算周
期）やリズム用の基準値を得る０発音処理４−９では４
−５．４−６．４−７でセットされたデータから、実際
に楽音を発音させるための各種演算を行い、結果をＲＡ
Ｍ１０６．ＲＡＭ２０６内の音源処理レジスタ（第１１
図）にセットする。４−１０は次のメインフローのパス
のための準備処理であり、今回のパスで得た押鍵状態へ
の変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離
鍵状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中
に変える等の処理を行う。

インタラプト発生部１１６からインタラプト信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５ｖ！Ｊに示すインタラプト処理ルーチ
ンを実行し、５ＣＰＵ２０は第６図に示すプログラムを
実行する。ここにＭＣＰＵＩＯは第５図のフローにおい
て楽音信号を生成し、５ＣＰＵ２０は第６図のフローに
おいて楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路ハードウェアで行っていた０次
のインタラプト処理タイマ処理５−２でＭＣＰＵＩＯは
インタラプトが一定時間ごとにかかることを利用して、
フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内）
ｅ通過の都度、プラスｌする。５−３でＭＣＰＵＩＯは
５ＣＰＵ２０の音源処理６−１が終了しているかどうか
を検査し、終了していれば、５−４に進んで、５ＣＰＵ
２０で生成されたＲＡＭ２０６上の楽音波形データをＲ
ＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データと５ＣＰＵ２０で生成した楽音波形デー
タをＤＡＣｌｏｏに出力する。

音源処理５−１．６−１の詳細を第７図に示す、本例で
は、各ＣＰＵ（ＭＣＰＵＩＯ１ｓｃｐＵ２０）はそれぞ
れ８チャンネル分の楽音波形データを生成可能であり、
システム全体として１６チヤンネル分の楽音波形データ
を生成可能としている。７−１で波形加算用ＲＡＭ領域
（ＲＡＭＩ０６内、ＲＡＭ２０６内）をクリアし、７−
２〜７−９で第１チヤンネルからＷ４８チャンネルまで
の各チャンネル音源処理を順次実行する。各チャンネル
音源処理の最後で、チャンネルの楽音＃形値が波形加算
用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ　（ＭＣＰＵＩＯ，５ＣＰＵ
２０）はチャンネル音源処理を実行する際に、そのチャ
ンネルに対する音源処理レジスタ群、即ち第１１図に示
すように、エンベロープΔｘ用タイマー、目標エンベロ
ープ、エンベロープΔＸ、加減フラグ付エンベロープΔ
ｙ、現在エンベロープ、アドレス加算値、ループアドレ
ス、エンドアドレス、スタートアドレス兼現在アドレス
を参照し、所望のレジスタを更新する。エンベロープは
振幅変調のために基本波形に付加すべきもので、全体と
していくつかのセグメント（ステップ）から成っている
。エンベロープΔχ用タイマーと目標エンベロープとエ
ンベロープΔＸと加減フラグ付エンベロープΔｙは現在
進行中のエンベロープセグメントを定義するエンベロー
プパラメータであり、このエンベロープパラメータは、
ＭＣＰＵＩＯのメインプログラム（第４図）の発音％Ｆ
ｉ４−９内において、エンベロープ値がセグメントの目
標値に到達の都度、更新される情報であり、インタラプ
ト処理ルーチン（第５図、第６図）ではこれらのエンベ
ロープパラメータはエンヘロープΔχ用タイマーを除い
て単に参照されるだけである。エンベロープΔＸはエン
ベロープの演算周期を表わし、目標エンベロープは現セ
グメントにおけるエンベロープの目標値を表わし、加減
フラグ付エンベロープΔｙは演算周期ごとのエンベロー
プの変化分を表わし、現在エンベロープは現在のエンベ
ロープ値を表わす、アドレス加算値、ループアドレス、
エンドアドレス及びスタートアドレス兼現在アドレスは
外部メモリ９０に置かれる基本波形に対するアドレス情
報であり、スタートアドレスは基本波形メモリ（外部メ
モリ９０内）のスタートアドレス、ループアドレスは基
本波形を繰り返し読み出す場合の戻り先のアドレス（３
１０図ではスタートアドレスと同一’）　、エンドアド
レスは基本波形のエンドアドレスを表わし、現在アドレ
スは基本波形の現在の位相な表わすアドレスであり、そ
の整数部が、基本波形メモリに現実に存在する記憶場所
を表わし、その小数部が、この記憶場所からのずれを表
わし、アドレス加算値はタイマインタラプト処理ルーチ
ンノ時間間隔ごとに現在アドレスに加算されるべき値で
あり、生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラプトごｔに
インクリメントし、９−２でΔＸと一致したと５９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下鋒中
かを判別し。

９−４．９−５でそれぞれ現在エンベロープの減算また
は加算を行う、９−６で現在エンベロープが目標エンベ
ロープ値に達したがどうかをチエツクし、達しておれば
、現在エンベロープに目標レベルをセットする。これに
よりメインプログラムの発音処理４−９で次のエンベロ
ープステップのデータがセットされることになる。また
発音処理４−９でゼロの現在エンベロープを読んだとき
には発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部十小数部）で示される現在アドレスに対して想
足される波形値を補間で求めている。補間が必要な理由
は１．タイマインタラプトによる波形サンプリング周期
が一定であり、アドレスの加算値（ピッチデータ）が楽
器への応用上、ある音域にわたるためである（音階音し
か出力しない楽器で音階音ごとに波形データを用意すれ
ば補簡の必要はないが許容できない記憶容量の増大とな
る）、補間による音色の劣化、歪みは高音域の方が著し
いため、原音の記録サンプリング周期より高速の周期で
原音を再生するのが好ましい、この実施例では原音（４
，−４）再生の周期を２倍にしている（第１０図）、シ
たがって、アドレス加算値がＬ５のとき、Ａ４の音が得
られるようになっている。この場合、Ａ＃４ではアドレ
ス加算値は（１，５２９と、なり、Ａ３のとき、１とな
る。これらのアドレス加算値はピッチデータとして制御
データ兼波形外部メモリ９０内に記憶されており、押鍵
時には発音処理４−９において、鍵に対応するピッチデ
ータと選択されている音色の波形スタートアドレス、波
形エンドアドレス及び波形ループアドレスがＲＡＭ１０
６またはＲＡＭ２０６の対応するレジスタ、すなわち、
アドレス加算値レジスタ、スタートアドレス兼現在アド
レスレジスタ、エンドアドレスレジスタ、ループアドレ
スレジスタにセットされる。

・参考までに、第１θ図に時間に対する補間波形データ
を示す０図中、白丸は基本波形メモリの記憶場所にある
波形データ値、×印は補間値を含む出力サンプルを示し
ている。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９−８で現在アドレ
スにアドレス加算値慶加算して新しい現在アドレスを得
る。９−９−で現在アドレスとエンドアドレスを比較し
、現在アドレス〉エンドアドレスならば、９−１０．９
−１１により、現在アドレスくエンドアドレスのときは
９〜１２により、物理上（番地上）または論理上（動作
上）の次のアドレスを計算し、９−１４でその整数部に
より基本波形メモリをアクセスして次回波形データを得
る。ループアドレスは動作上エンドアドレスの次のアド
レスである。すなわち、第１０図の場合、図示の波形は
繰り返し読み出される。したがって、現在アドレス＝エ
ンドアドレスのときは次のアドレスとしてループアドレ
スの波形データを読み出す（９−１３）、９−１５．９
−１６により、現在アドレスの整数部で基本波形をアク
セスして今回の波形データを読み出す０次に、９−１７
で次回波形値から今回波形値を減算し、９−１８でその
差に現在アドレスの小数部を乗算し、その結果を９−１
９で今回の波形値に加えることにより、波形の直線補間
値を求める。この直線補間したデータに現在エンベロー
プ値を乗算してチャンネルの楽音データ値を得（９−２
０）、それを波形加算用レジスタの内容に加えて楽音デ
ータを累算する（９−２１）、このレジスタに累算され
たデジタル楽音データがタイマインタラプト処理ルーチ
ン（ｓ、　５図）の５−５でＤＡＣ１００に送出される
。これに関連し、第１図ではＤＡＣｌｏｏはステレオ出
力を得るべく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから
成っている。

この場合、ＭＣＰＵＩＯ，５ＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１０Ｂ、２０６上に
、選択ＤＡＣ指示データをもたせ、また、２つの波形加
算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡＣ
用波形加算用領域を設ける。また、７−１に対応するス
テップで左右のＤＡＣ用の各波形加算用領域をクリアし
、９−２０の処理の後、処理チャンネルに割り当ててい
るＤＡＣを選択ＤＡＣ指示データから判別し、対応する
波形加算用領域に処理チャンネルの楽音波形データを加
算する。そして、ＭＣＰＵＩＯのインタラプト処理ルー
チン（第５図）のステ、プ５−４に対応するステップで
、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形データと
右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩｏで
生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽音波
形データに加算し、加算結果である左ＤＡＣ用と右ＤＡ
Ｃ用の楽音波形データを５−５に相当するステップで、
それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送出す
る。

このように１本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、各ＣＰ
Ｕにおいて、内蔵されるプログラムに従って音源処理を
実行することができる。なお実施例では１つの５ＣＰＵ
を使用しているが、音源処理を行う複数の５ＣＰＵを設
けるようにしてもよい。

＜５ＣＰＵ動作開始・終了機能（第１２〜第１５図、第
２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ・インタラプト発生部１１
６からインタラプト信号が発生したと５に、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路１１２が参照する５ＣＰＵ状態
フラグを“５ＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したとき
に、これに応答して停止状態に移行し、ＭＣＰＵＩＯに
動作完了信号を送り、ＭＣＰＵｌｏのオペレーション制
御回路１１２が参照する５ＣＰＵ状態フラグを“５ＣＰ
Ｕ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラプト発生部１
１６（第２図）からインタラプト信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラプ
ト処理ルーチンを実行する。更に、ＭＣＰＵＩＯはイン
タラプト信号に対し、５ＣＰＵリセット制御部１３４を
介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り、
これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、バスゲート１２８、ＲＡ
Ｍアドレス制御部２０４、ＲＡＭデータイン切り換え部
２４０、ライト信号切り換え部２４２も、５ＣＰＵ２０
自身の動作のためにセットされる）。このプログラムの
終了に伴い、５ＣＰＵ２０はオペレーション制御回路２
１２から動作完了信号Ｂを発生する。この信号Ｂは５Ｃ
ＰＵリセット制御部１３４に送られ、これを受けて５Ｃ
ＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停止
するために信号ＡとＢを反転する０反転された信号Ａを
受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１４のア
ドレス更新動作が停止し、５ＣＰＵ２０は停止する。ま
た信号Ｂは“５ＣＰＵ停止中”を示す信号としてＭＣＰ
ＵＩＯのオペレーション制御回路１１２に与えられる。

ＭＣＰＵｌｏのインタラプト処理ルーチン（第５図）の
５−３に示す５ｃｐｕＢ態検査命令を実行する際、ＭＣ
ＰＵＩＯのオペレージコン制御回路１１２は５ＣＰＵ状
態フラグＢを読む、フラグＢが“５ＣＰＵ停止中”を示
し、したがって、５ＣＰＵ２０での音源処理（第６図）
が完了しているときにＭＣＰＵＩＯは５−４に進んで５
ＣＰＵ２０の生成した楽音波形データを読み込む、ＭＣ
ＰＵＩＯは第５図のインクラット処理ルーチン終了時に
オペレーション制御回路１１２からＲＯＭアドレス制御
部１１４にメインプログラムへの復帰コマンド信号を与
えて、中断していたメインプログラムに制御を戻す。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラプト処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラプト処理ル
ーチンを表わす６図示のように、インタラプト信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のプログラムを
中断し、インタラプト処理が各ＣＰＵｌ０１２０におい
て開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫＩ、ＣＫ２はＭＣＰＵｌｏと５ＣＰＵ２
０におけるりｏ　＋７り発生回路１３６，２３６に入力
される２相のマスタークロックであり、このマスターク
ロックＣＫ１、ＣＫ２かもクロック発生回路１３６はＭ
ＣＰＵＩＯ動作のための基本タイミングを与える３相の
クロックＴ１．Ｔ２、Ｔ３を生成する。この３相クロツ
クの繰り返し周期がマシンサイクル（最短の命令実行時
間）を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３
ＣＫ３はそれぞれ、ＴＩとＣＫ１．Ｔ２とＣＫ２、Ｔ３
とＣＫ３の論理積信号である。オペレーションラッチ信
号はＭＣＰＵｌｏの制御用ＲＯＭ１０２のインストラク
ション出力ラッチ１０２ａにＲＯＭ１０２からのインス
トラクションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯと５ＣＰＵ２０に共
通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬ１．ラッチＬ２、ゲート１１４２〜１１５４はＭＣ
ＰＵＩＯ（第２（ｉＵ）ノＲ０Ｍアドレス制御部１１４
に含まれる回路要素である。ラッチＬｌにはＭＣＰＵＩ
Ｏの実行すべき次の命令のＲＯＭ１０２７ドレス情報Ａ
Ｎ　（ＲＯＭ１０２からの現命令に含まれる情報）がク
ロックＴＩＣＫＩでラッチされる。メインプログラム（
第４図）の実行中、ラッチＬｌの出方は次アドレスＢＮ
としてＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に
入力される。即ち、ラッチＬｌの出力はインバータ１１
４４．３状態インバータゲート１１４６（イネーブルさ
れている）を通ってＲＯＭアドレスデコーダ１０４への
アドレス入力ＢＮとなる。ここでインタラプト発生部１
１６からインタラプト信号ＩＮＴが発生すると、この信
号ＩＮＴを受けるＯＲゲート１１５４かも、インバータ
１１４８を介してラッチＬｌの出力側にある３状態イン
バータゲー）１１４６をオフ（ハイインピーダンス）に
する信号が加えられ、代りに、ＯＲゲー）１１５４かも
の信号により、割込人ロ／戻先アドレス選択ゲー）１１
５０の出力側にある３状態インバータゲー）１１５２が
ゲート１１５０の出力をＲＯＭアドレスデコーダ１０４
のアドレス入力ＢＮに通す０割込λロ／戻先アドレス選
択ゲート１１５０はインタラプト信号ＩＮＴとラッチＬ
２からの出力信号を受けるＮＯＲゲート群で構成され、
“Ｈ”のインタラプト信号■ＮＴ発生時に、インタラプ
ト処理ルーチン（第５図）の入ｐ（二ントリポイント）
を表わすオール“θ″の信号を出力し、この信号は３状
態インバータゲー）１１５２で反転されて、オール″１
″の信号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコーダ
１０４に入力される。そして次のオペレージ１ンラツチ
信号により、制御用ＲＯＭ１０２からインストラクシ、
ン出力ラッチ１０２ａにインタラプト処理ルーチンの最
初の命令がフェッチされる０以上により、ＭＣＰＵＩＯ
の一御がインタラブト処理ルーチンに移る。

更に、インタラプト発生部１１６からのインタラプト信
号ＩＮＴはクロック７２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はパスＡＮ上にある
メインプログラムの次命令のアドレスをチッチ（退避）
してメインプログラムを中断させる。

更にインタラプト発生部１】６からのインタラプト信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリー７プフロツプ１３４２、ＮＡＮＤゲート１３
４４、Ｒ−Ｓフリップフロップ１３４６から成る。メイ
ンプログラムの実行中、Ｒ−Ｓフリップフロップ１３４
６はリセット状態にある（Ｑ＝“Ｌ”）、なお１図示し
ないカＲ−Ｓフリップフロッ７’１３４６はシステムの
パワーオン時にリセット状態に初期化される。

インタラプト信号ＩＮＴは、クロック７２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）　
１３４４から反転されて出力され、Ｒ−Ｓフリップフロ
ップ１３４６をセットする。この結果、Ｒ−５：ｙリッ
プフロップ１３４６のＱ出力、即ち信号Ａが“Ｈ”から
“Ｌ”に切り挨え、Ｑ出力、即ち５ＣＰＵ状態フラグが
“Ｌ”　（ＳＣＰＵ停止中を示す）から“Ｈ″　（ＳＣ
ＰＵ動作中を示す）に変化する。信号Ａは、５ＣＰＵ２
０における次命令のアドレスＳＡＮをラッチするための
ラッチＬ３にリセー７ト解除信号（ラッチＬ３のイネー
ブル信号）として入力される。この結果、ラッチＬ３は
次のクロックＴｌＣＫ１のタイミングでパスＳＡＮに乗
っている５ＣＰＵプログラム（第６図）の最初の命令の
アドレスをＳＢＮとして５ＣＰＵ２０のＲＯＭアドレス
デコーダ２０４に入力する。このようにして、インタラ
プト発生部１１６からのインタラプト信号ＩＮＴに応答
して５ＣＰＵ２０の動作が開始し、第６図に示す音源処
理が実行される。

５ＣＰＵ２０が音源処理の１＆後の命令を実行する際、
５ＣＰＵ２０のオペレーション制御回路ｌ１２の内部で
動作終了信号（復帰コマンド信号）ＳＲＴが発生する。

この信号ＳＲＴはＤフリップフロ７プ２１２２にクロッ
クＴ２ＣＫ１のタイミングで取り込まれた後、次のＴＩ
ＣＫＩのタイミング（次のダミー命令のラッチタイミン
グ）で動作、するＮＡＮＤゲート２１２４で反転サレ、
〇−パルスの動作終了信号Ｂとして５ＣＰＵリセット制
御部１３４のＲ−Ｓフリップフロップ１３４６をリセッ
トする。この結果、Ｒ−Ｓフリップフロップ１３４６の
Ｑ出力、即ち、信号Ａは“Ｌ″から“Ｈ”に切り換り、
Ｑ出力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ動作中を
示す“Ｈ”から５ｃＰＵ２０停止中を示す“Ｌ”に切り
換る。“Ｈ”レベルの信号Ａ（リセット信号）により、
ラッチＬ３の動作は禁止され、ラッチＬ３出力、つまり
、アドレスデコーダ２０４の入力はダミー命令の（Ｎｏ
ｒ命令）のアドレスに固定される。このときラッチＬ３
の入力パスＳＡＮには５ＣＰＵ音源処理プログラム（第
６図）の最初の命令のアドレス情報（ＮｏＰ命令語に含
まれる）が乗っている。

ＭＣＰＵＩＯはインタラプト処理ルーチン（第５図）の
５ＣＰＵ状態検査命令５−３の実行特にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラプト処理ルーチンの最後の命令
の実行時に、オペレーション制御回路ｌ１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４、イン／ヘータ１１４８を通っ
て、ラッチＬｌの出力側のアドレス情報）１１４６を一
時的にオフし、代りに、ラッチＬ２に結合する割込入ロ
／戻先アドレス選択ゲー）１１５０の出力側にあるアド
レスゲ−）１１５２を一時的に開く、この時点で、割込
入ロ／戻先アドレス選択ゲー）１１５０はラッチＬ２に
退避してあった中断されたメインプログラムの命令のア
ドレスを反転して通すインバータとして働き、このゲー
）１１５０の反転出力が信号パルスＲＴによりインバー
タとして働く３状態ゲー）１１５２において再度反転さ
れる。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコー
ダ１０４には中断されていたメインプログラムの命令の
アドレスが入力され、次のオペレーションラッチ信号に
より、制御用ＲＯＭ１０２からインストラクション出力
ラッチ１０２ａを介してその命令が取り出される。この
ようにして、ＭＣＰＵＩＯの制御はメインプログラムに
復帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵｌＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラプト処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラプト処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラプト
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラプト処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラプト処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラプト処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラプト処理ルーチン）に
渡す複数のデータがある。エンベロープΔＸ（エンベロ
ープ演算周期）　、　加減フラク付エンベロープΔｙ（
エンベロープ変化分）目標エンベロープから成るエンベ
ロープパラメータはその例である。データ源である外部
データメモリ９０はエンベロープのセグメント（例えば
アタックセグメント、デイケイセグメント、サスティン
セグメント等）ごとにエンベロープパラメータを記憶し
ている。ＭＣＰＵｌｏのメインプログラムは発音処理４
−９において、押鍵（ノートオン）あるいはインタラプ
ト処理ルーチンのチャンネル音源処理（第９図）内で検
出されたエンベロープの目標値への到達（９−６，９−
７参照）に応答して所定のセグメントについてのエンベ
ロープパラメータ（新しい目標エンベローフ、エンベロ
ープΔｘ、加減フラク付エンヘロープΔｙ）を外部デー
タメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１０６
（または５ＣＰＵ内部ＲＡＭ２０６）の対応するチャン
ネル音源処理レジスタにセットすることによって複数の
データから成るエンベロープパラメータを更新する必要
がある。このような複数のデータはインタラプト発生部
１１６からのインタラプト信号ＩＮＴによってメインプ
ログラムが中断される前に、メインプログラムにおいて
更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラプトをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラプトマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令一方式である。

インタラプトマスク　式（第１６．第１７、第２〜第７
図） この方式によれば、インタラプト発生部１１６からのイ
ンタラプトはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯ（７）＃ｊＩ御がメインプログラム（
第４図）からインタラプト処理ルーチン（第５図）に移
るのが禁止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラプトマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定ｆｌｔ
チャンネルの現在エンベロープが目標エンベロープに到
達しているかどうかを調べる。到達すればＭＣＰＵＩＯ
は１７−２に進み、外部データメモリ９０（第１図）か
ら、次のエンベロープセグメントに関するエンベロープ
パラメータ、即ち、新しい目標エンベロープ、加減フラ
グ付エンベロープΔｙ、エンベロープΔ）ｌ取’Ｊ出Ｌ
、内部ＲＡＭ１０６内の転送バッファにセットする。

ここに転送バッファはデータ番とデータ目的地との間の
中間的な記憶部でありインタラプト処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラプトマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７＝２
の機能は外部データメモリ９０から内部ＲＡＭ１００へ
の複数のデータ転送命令を順次実行することで処理され
る。

転送バッファからチャンネル音源用レジスタ群（インタ
ラプト処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される。このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラプト処理ルーチ
ン（第５図）に移行しないようにするため（あるいは５
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵＩ　Ｏはブロー２り１７−４
に先立ってブロック１７−３でインタラプトをマスクす
る命令を実行する。このインタラプトマスク命令の実行
中に、ＭＣＰＵｌＯのオペレーション制御回路１１２か
らローアクティブのマスク−信号ＭＡＳＫが発生する。

このマスク信号ＭＡＳＫ’はインタラプト発生部１１６
かものインタラプト信号ＩＮＴをマスクして、インタラ
プト処理ルーチン（第５図、第６図）への制御の移行を
禁正す、るように作用する。この目的のため、第１６図
において、インタラプト発生部１１６に結合するマスク
解除特機部１５０が設けられる。マスク解除特機部１５
０は図示のように結合したＲ−Ｓフリップフロップ１５
０２、ＡＮＤゲート１５０４、及びＤフリップフロップ
１５０６を含む。

マスク信号ＭＡＳＫがマスク解除を示す″Ｈ″レベルの
とき、インタラプト発生部１１６からのインタラプト信
号ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセ
ットされ、その出力が“Ｈ″のＭＡＳＫによりイネーブ
ルされているＡＮＤゲートを通って、Ｄフリー、プフロ
ツプ１５０６にＴＩＣＫＩ（７５タイミングで取り込ま
れ、このＤフリップフロップ１５０６の出力が、実際の
インタラプト信号Ａ−Ｉ　ＮＴとしてＭＣＰＵＩＯのＲ
ＯＭアドレス制御部１１４に入力される。その結果、５
ＣＰＵ動作開始・糾了機能のところで述べたように、Ｒ
ＯＭアドレス制御一部１１４のゲー）１１５２からＲＯ
Ｍアドレスデコーダ１０４にイン、タラブト処理ルーチ
ン（第５図）のエントリポイントのアドレスが入力され
るとともに、次のメインプログラム命令のアドレスがパ
スＡＮからラッチＬ２に退避されて、ＭＣＰＵＩＯの制
御がインタラプト処理ルーチンに移行し、メインプログ
ラムは中断される。また５、信号Ａ−Ｉ　ＮＴは５ＣＰ
Ｕリセット制御部１３４に入力され、その結果、５ＣＰ
Ｕ動作開始・終了機能のところで述べたようにＳ（１：
、ＰＵ２０のプログラム（第７図）動作が開始する。Ｄ
フリップフロップ１５０６からのＨレベルの出力はＲ−
Ｓフリップフロップ１５０２をリセットし、その結果、
次のＴＩＣＫＩのタイミングでＤフリップフロ７プ１５
０６の出力（マスク解除特機部１５０の出力）はＬレベ
ルに切り換る。

ピれに対し、第１７図の１７−３に示すようにインタラ
プトマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除待機１１Ａ１５０に入力される場合には、インタ
ラプト発生部１１６からのインタラプト信号はＡＮＤゲ
ート１５０４によってマスクされる。その結果、マスク
解除特機部１５０４はマスク信号ＭＡＳＫがローアクテ
ィブの間、その出力Ａ−ＩＮＴを“Ｌ″の割込禁止レベ
ルにし、ＲＯＭアドレス制御回路１１４の通常動作を継
続させ、ＭＣＰＵＩＯに対するメインプログラムの制御
を続行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラプト発生部１１６からインタラ
プト信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラプト処理ルーチン（ＩｌＦ！５図、第
６図）は正しく更新されたエンベロープパラメータを参
照でき、正しい演算結果（楽音波形データ）を得ること
ができる。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラプトマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ″レベ
ル切り換る。複数のデータ転送を含むブロック１７−４
の実行中に、インタラプト発生部１１６からインタラプ
ト信号が発生したような場合には、マスク解除特機部１
５０のＲ−Ｓフリップフロップ１５０２の出力によって
、このマスク解除命令の実行後にインタラプトの要求が
受は付けられ、上述したようにしてメインプログラムが
中断され、インタラプト処理ルーチンに制御が移行する
。

一命　　　（１８〜第２１図 この方式はメインプログラム（第４図）におＩ／）て複
数のデータをインタラプト処理ルーチンの参照する内部
ＲＡＭ領域にセ−／　）するために、ロング命令と呼ば
れる複数データー括転送のための単一命令を利用し、ロ
ング命令の実行が終了するまでインタラプト処理ルーチ
ンにＭＣＰＵＩＯの制御が移行しないようにしたもので
ある。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ〜Ａ３を
レジスタＢｅ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ（本実施例の要素１０２に対応する）から
のロング命令語にはンースレジスタの行アドレス（上の
例でいえばＡ）、デイスティネーシ、ンレジスタの行ア
ドレス（Ｂ）。

最初のデータ転送に係るレジスタの列アドレス（Ｏ）、
最後のデータ転送に係るレジスタの列アドレス（３）の
情報が含まれる。ＲＡＭアドレス制御部（本実施例の要
素１０５に対応する）はロング命令の実行に適するよう
に構成され、列アドレスを最初の転送の列アドレスから
最後の転送の列アドレスまでデータ転送の都度、１ずつ
更新するカウンタ（その出力がＲＡＭの列アドレス入力
に順次加えられる）と、すべてのデータ転送が完了した
ことを検出するためカウンタ出力と最後のデータ転送の
列アドレス値とを比較し、一致したときにロング命令実
行完了信号を発生する一致回路とを含んでいる。

以下の説明において１本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５．２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラプト信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９ｍにロング命
令をエンベロープノぐラメ−タの転送に適用した場合の
ＲＡＭのメモリマツプを示し、第２０図にロング命令（
単一転送命令）と複数の転送命令との動作の比較を示し
、第２１図にロング命令を使用したエンベロープパラメ
ータの転送に関連するフローチャートを示す。

第１８図において、インタラプト発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラプト信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲ−Ｓフリップフロップ１５２２、Ａ
ＮＤゲート１５２４、Ｄフリップフロップ１５２６から
成り、Ｄフリップフロップ１５２６の出力（転送終了特
機部１５２の出力）が実際に作用するインタラプト信号
Ａ−ＩＮＴとしてＲＯＭアドレス制御部２１４と５ＣＰ
Ｕリセット制御部１３４に結合している。ＡＮＤゲー）
　１５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間は
、インタラプト発生部１１６からインタラプト信号ＩＮ
Ｔが発生しても、Ｄフリップフロップ１５２６の出力は
”Ｌ″のままであり、ＲＯＭアドレス制御部２１４と５
ＣＰＵリセット制御部１３４はインタラプト信号ＩＮＴ
の作用を受けない、ここに、信号〜ＬＯＮＧはロング命
令の実行中に“Ｌ″となる信号であり。

ロング命令の実行完了に伴ってＲＡＭアドレス制御部１
０４の一致回路から発生するロング命令実行完了信号に
応答して“Ｈ″に復帰する。信号〜ＬＯＮＧのレベルが
Ｈ″のときには、インタラプト発生・部１１６からのイ
ンタラプト信号ＩＮＴは転送終了待機ｍ１５２を通って
ＲＯＭアドレス制御部２１４と５ＣＰＵリセツト＠＠ｉ
ｌｌ　Ｉ　３４に作用し、ＭＣＰＵＩＯの制御をメイン
プログラム（第４図）からインタラプト処理ルーチン（
第５図）に移行させ、５ＣＰＵ２０のプログラム（第６
図）動作を開始させる。

エンベロープパラメータの更新に一命ｌｊ式を適用する
場合において、インタラプト処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンへロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、新目標エンベロ
ープ１１ｉ　ｘ　ンヘＯ−７’ΔＸ、［ｏｌＫフラグ付
エンベロープΔｙである０本実施例において、これらの
エンベローフハラメータのデータ源は外部メモリ９０（
第１図）にある、エンベローフハラメータノ更新の際に
（２１−１）、外部データメモリ９０から内部ＲＡＭ１
０６．２０６のチャンネル音源データ領域への直接の転
送は望ましくないので、外部データメモリ９０からのエ
ンベロープパラメータはいったん内部ＲＡＭ１０６内の
転送用バッファ領域に移しく２ｌ−２）、次に、転送用
バー、ファ領域からチャンネル音源データ領域に移す（
２１−３）。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタｘ４〜ｘ７の連続領
域に１７ビングぎれエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされている。したがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
きには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラプ
ト信号ＩＮＴがインタラプト発生部１１６から発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラプト信号の
作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセット
制御部１３４に波及しない（第２０図（Ｂ）参照）、こ
の結果、チャンネル音源データ領域のエンベロープパラ
メータが全て正しい更新値に変更された後にインタラブ
ト処理ルーチンが開始するので、その演算結果（楽音波
形データ）が正しい値を示し、誤りのない動作が保証さ
れる。　　　　　、 これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令ｌの実行中にインタラプト信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラプ
ト処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果、インタ
ラプト処理ルーチンの処理結果（楽音波形データ）は誤
った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラプトマスク命令
、インタラプト解除命令を実行する必要がなく、オーへ
−ヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの一命令をフェッチするインストラクシ
ョン出力ラッチ１０２ａの動作を禁止する手段を使用し
てもよい、即ち、制御用ＲＯＭ１０２からラッチ１０２
ａを介して与えられるロング命令語に含まれるモード信
号（命令がロングであることを示している）によって、
インストラクシ、ン出力ラッチ１０２ａ、２０２ａに加
えるオペレーションラッチ信号の発生を禁止し、ロング
命令の実行完了信号に応答して次のマシンサイクルでオ
ペレーションラッチ信号を発生する回路をオペレーショ
ン制御回路１１２内に設ければ、インタラプト信号ＩＮ
Ｔがロング命令の実行中に発生しても制御用ＲＯＭ１０
２．２０２からインタラプト処理ルーチンの最初の命令
語はロング命令の実行が終了するまではインストラクシ
ョン出力ラッチ１０２ａ、２０２ａにフェッチされない
（したがって実行もされない）ので実施例と同様の効果
が得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯからＳ　Ｃ、Ｐ　Ｕ　２０の内部ＲＡ
Ｍ２０６にデータを高速にアクセス（リードまたはライ
ト）する機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
と、して把えられている。従来技術ではこの種のインタ
ーＣＰＵデータアクセスに時間がかかる問題がある。従
来技術ではアクセスを要求するＣＰＵからアクセスを要
求されるＣＰＵに対し、要求信号を与える。アクセスを
要求されるＣＰＵはこの要求信号に対し、ただちに要求
側ＣＰＵからのデータアクセスを許可する承認信号を発
生することはできず、実行中のオペレージ、ンが完了す
るまで承認信号の発生を遅延させる。したがって１．従
来のインターＣＰＵデータアクセス方式は高速処理が要
求されるアプリケーションにおける障害の１つとなりて
いる。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ＣＰＵ停　モード利　　式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラプ
ト処理ルーチン（第５図）の開始と同時に開始し１ＭＣ
ＰＵｌ０のインタラプト処理ルーチンが終了する前に終
了する。したがって、ＭＣＰＵＩＯにおいてメインプロ
グラム（第４図）が動作している間は５ＣＰＵ２０は停
止モード（リセット状１りにある。第２図に示すように
停止モード中では、リセット制御部１３４からの信号Ａ
が“５ＣＰＵ停止中”を示す“Ｈ”レベルになる。この
信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭアド
レス制御部２１４の動作が停止し、ＲＡＭアドレス制御
部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２からのＲ
ＡＭアドレスバスＳＡではなく、ＭＣＰＵｌｏからパス
ゲ−）１２８を介してＲＡＭアドレスバスＭａに結合し
てＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６の指定
アドレスを受けるように動作モードが設定され、ＲＡＭ
データに切り換え部２４０は５ＣＰＵ２０のオペレーシ
ョン結果（ＡＬＵ部２０８出力または乗算器２１０出力
）を運ぶデータバスＤＢではなくＭＣＰＵＩＯからのデ
ータを運ぶデータバスＤｏＵＩ　にＲＡＭ２０６のデー
タインを結合する動作モードに設定され、ライト信号切
り換え部２４２は５ＣＰＵオペレ一シヨン制御回路２１
２からのり一ド／ライト制御信号ではなくオペレーショ
ン制御回路１１２からのり一ド／ライト制御信号ＣをＲ
ＡＭ２０６のリード／ライト制御人力に結合する動作モ
ードに設定される。このように停止状態のとき、５ＣＰ
Ｕ２０はＭＣＰＵｌＯによってデータアクセスが可能な
状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰｔＪ２０の停止状態（音源処理完了）の
確認、即ちＭＣＰＵオペレーション制御回路１１２にお
ける５ＣＰＵリセット制御部１３４からの５ＣＰＵ状態
フラグの検査はＭＣＰＵＩＯのインタラプト処理ルーチ
ン（第５図）のなかで１回だけ行えばよい（５−３参照
）、いったん停止状態が確認されれば、次のインタラプ
ト信号ＩＮＴが発生するまで、再度の確認をする必要な
しに、−命令の実行で、ＭＣＰＵＩＯは５ＣＰＵ２０の
内部ＲＡＭ２０６をアクセスできる。したがって、従来
に比べ、５ＣＰＵ２０へのデータアクセスに要する時間
が大幅に短縮される。

瞬時強制アクセス方式（第２３〜８２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タアク
セス時に５ＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によれば、ＭＣ
ＰＵＩＯは任意のときに５ＣＰＵ２０の状態を調べる必
要なしに５ＣＰＴＪ２０を高速に（−命令実行で）アク
セスできる。

このような特徴を備えたＭＣＰＵ　１０のブロック図と
５ＣＰＵ２０のブロー２り図をそれぞれ第２３図と第２
４図に示す、なお、このＭＣＰＵと５ＣＰＵは上述した
５ＣＰＵ動作開始終了機能に関する要素（第２図の５Ｃ
ＰＵリセット制御回路１３４その他）を含むが第２３図
と第２４図では簡略化のため図示を省略しである。この
場合、リセット制御回路１３４からの５ＣＰＵ動作起動
／停止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭア
ドレス制御部２１４にのみ供給すれば十分である。第２
３図と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強
制アクセスに関する動作のタイムチャートを第２５図に
示す。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２Ｍから出
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵＩ
Ｏのクロック発生回路１３６と５ＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
Ｋ１．ＣＫ２を受けるが、出力するクロックのタイミン
グは独立である。ＭＣＰＵＩＯではクロック発生回路１
３６からの３相のクロック信号Ｔ１．Ｔ２、Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ、方、５ＣＰＵ２０ではクロック発生回路２３６Ｍか
らの３相のクロック信号ＳＴ１．ＳＴ２．ＳＴ３の一周
期でそのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴＩのタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳＴ２のタイミングに一致している０両ＣＰＵ
間で取り得る他のタイミング関係はＴ１がＳＴＩに一致
する関係とＴＩがＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２ｏで実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内部ＲＡＭ２０６をアクセスできるよう
に、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定アドレ
スに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ２０６
に対するアドレス制御部２０４、データイン切り換え部
２４０、及びライト信号切り換え部２４２の各動作モー
ドを５ＣＰＵ側”から“ＭＣＰＵＩＩ″に切り換える機
能を有する。このために、５ＣＰＵアクセス信号はこれ
らの要素１２８．２０４，２４０．２４２の動作モード
を選択する制御入力にＤフリップフロップ２５０とＡＮ
Ｄゲート２５２とから成る遅延回路を介して結合してい
る。このようなアクセス可能状態の下で、ＭＣＰＵＩＯ
はバスゲート１２８、ＲＡＭアドレス制御部２０４を介
して５ｃＰＵ内部ＲＡＭ２０６を７トレツシングし、リ
ードアクセスの場合には５ＣＰＵ内部ＲＡＭ２０６から
出力されるデータをパスゲー）１３２を介してＭＣＰＵ
内部ＲＡＭ１０６に読み込み、ライトアクセスの場合に
は、バスゲー）１３０を介して書き込みデータをデータ
バスＤ　ＯＵＴに乗せ、５ＣＰＵ内部ＲＡＭ２０６にラ
イト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（第１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫ　１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵＩＯは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵｌｏではこの
データ書込オペレージ、ンの最初のタイムスロットＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す８次のタ
イムスロットＴ２でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ
２０６をアドレー、シングする。最後のタイムスロット
Ｔ３でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ２０Ｂにライ
ト信号Ｃを与えてＲＡＭ２０６にデータを書き込む、５
ＣＦＵ２０偏にとってＭＣＰＵＩＯからの５ＣＰＵアク
セス信号りは５ＣＰＵ２０のオペレーション２がタイム
スロー７トＳＴ２に移るときはアクティブに変化してい
る。このオペレーション２は５ＣＰＵ２０のＲＡＭ２０
６にある被演算数と演算数をＡＬＵ部２０８または乗算
器２１０で演算するような命令のオペレーションであり
得る。ＭＣＰＵｌｏからの５ＣＰＵアクセスタイムの直
前のタイムスロットであるオペレージ１ン２の最初のタ
イムスロットＳＴＩで５ＣＰＵ２０はＲＡＭ１０６から
演算数のデータを取り出し、そのデータをクロックＴＩ
ＣＫＩにより演算数ラッチ１０６ａにラッチしている０
ＭＣＰＵｌ０からの５ＣＰＵアクセス信号りが発生しな
ければ、５ＣＰＵ２０は次のタイムスロットＳＴ２でＲ
ＡＭ１０６から被演算数を取り出して被演算数ラー７チ
１０ｂにラッチし、最後のタイムスロットＳＴ３でＡＬ
Ｕ部１０８または乗算器ｌｌＯで演算を実行してＲＡＭ
１０６の被演算数レジスタに書き込む、実際には図示の
ようにオペレーション２の最初のタイムスロツ）ＳＴＩ
に続いてＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが
発生している。この場合、１つの対策はオペレ−ジョン
２の残り２つのタイムスロットＳＴ２とＳＴ３で実行す
べき処理を５ＣＰＵアクセス信号りが除去されるまで、
即ちＭＣＰＵＩＯの５ＣＰＵアクセスオペレーシヨンが
軒下するまで中断することである。この方式でもＭＣＰ
ＵＩＯは５ＣＰＵ２０をアクセスするオペレーションを
最短時間（ＭＣＰＵＩＯの内部ＲＡＭ１０６をアクセス
するのと同じ時間）内に実行できるが、５ＣＰＵ２０に
とっては最適ではなくＭＣＰＵＩＯからの５ＣＰＵアク
セスオペレーシヨンの都度、５ＣＰＵ２０のオペレーシ
ョンがタイムスロット３つ分遅延されることになる。都
合のよいことに、ＭＣＰＵＩＯ（７）ＳＣＰＵアクセス
オペレーションの最初のタイムスロットＴＩで実行され
る処理は５ＣＰＵ２０に影響を与えない処理である。こ
の特徴を利用し、実施例ではＭＣＰＵＩＯから５ＣＰＵ
アクセス信号りが与えられても、ＭＣＰＵｌＯのタイム
スロットＴＩの間は、５ＣＰＵ２０自身のオペレーショ
ンか継続できるようにして、５ＣＰＵ２０の動作遅れを
できるだけ短かくしている。第２５図の例でいえば、５
ＣＰＵ２０はＭＣＰＵ　１０の５ＣＰＵデータ書込オペ
レーシヨンの最初のタイムスロットＴＩの間に、ＲＡＭ
２０６から被演算数のデータを取り出し、ラッチ２０６
ｂにクロック５Ｔ２ＣＫ１を与えて被演算数をラッチさ
せている。その後、５ＣＰＵクロック発生回路２３６の
動作は５ＣＰＵアクセス信号りが除去されるまで停止し
、５ＣＰＵ２０は待ち状態に置かれる。そしてこの待ち
状態の間、５ＣＰＵ２０の要素１２８．２６４，２４０
．２４２は５ＣＰＵアクセス信号りにより“ＭＣＰＵ側
”に切り換えられ、ＭＣＰＵｌｏの５ＣＰＵデータ書込
オペレーンヨンにおけるタイムスロットＴ２、Ｔ３に関
する処理が実行されて５ＣＰＵ内部ＲＡＭ２０６にＭＣ
ＰＵＩＯからのデータが書き込まれる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロー、り発生回路２３６は動作を再開
し、クロックＳＴ３を“Ｈ”に変化させる１更に、５Ｃ
ＰＵアクセス信号りの除去により、５ＣＰＵ２０の要素
１２８．２０４．２４０．２４２が“５ＣＰＵ側”に戻
され、５ＣＰＵ２０自身の動作が可能な状態になる。そ
こで５ＣＰＵ２０はこのタイムスロットＳＴ３において
ＡＬＵ部２０８または乗算器２１０の演算出力をＲＡＭ
２０Ｂに書き込んでオペレーション２の残りの部分を実
行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレー
シヨンの都度、中断される時間はタイムスロット２つ分
だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０６
からデータを読み出すリードアクセスオペレーションの
場合、そのタイムスロットＴ２でＭＣＰＵＩＯは５ＣＰ
ｔＴ内部ＲＡＭ２０６をアドレッシングし、タイムスロ
ットＴ３でＭＣＰＵ内部ＲＡＭ１０６をアドレッシング
して５ＣＰＵ内部ＲＡＭ２０６からのデータをバスゲー
）１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む
。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短時間内で実行でき　待ち時間命令を実行する必
要がない。更に瞬時強制アクセス方式によれば、５ＣＰ
Ｕ２０のオペレーションヲ途中で中断し、ＭＣＰＵＩＯ
の５ＣＰＵアクセスオペレーシヨン後に、中断されたと
ころからオペレーションを再開できる。したがって、Ｍ
ＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに先立って
５ＣＰＵ２０の状態を検査する必要はなく、任意のとき
に、例えば、インタラプト処理ルーチン（第５図）中で
も自由に５ＣＰＵ２０をアクセスすることができる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと、５ＣＰＵ２０かもの外部データメモリ
９０アクセスをサポートする手段が必要である。更に、
外部データメモリ９０を共用化する場合においてＭＣＰ
ＵＩＯと５ＣＰＵ２０とが外部データメモリ９０を同時
にアクセスを試みることを許容するのが望まれる。ＭＣ
ＰＵＩＯと５ＣＰＵ２０との間で外部データメモリ９０
に対する使用権（トークン）を交換する機能を設けるこ
とにより、ＭＣＰＵＩＯと５ＣＰＵ２０が同時には外部
データメモリ９０をアクセスしないようにすることもで
きるが、トークンの手続は外部データメモリアクセスの
ための準備時間を占めるので、外部データメモリアクセ
スに要するトータルの時間が長くなり、効率的でない、
一方、ＭＣＰＵＩＯと５ＣＰＵ２０による外部データメ
モリ９０の同時アクセスを許容する場合、メモリ９０自
体は物理的に同時アクセス不能であるので、同時アクセ
スによるアクセス競合を解消する手段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９０からのデータ出力はデータ変換回路７０．Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスチッチ３０Ｓ、アドレ
ス切り換え回路４０、アドレス変換回路６０を介して外
部メモリ９０のアドレス入力に結合されており、外部メ
モリ９０からのデータ出力はデータ変換回路７０、ＳＣ
ＰＵ外部メモリデータラッチ８０Ｓ、データバスＳＤを
介して５ＣＰＵ２０に結合されている。そして、ＭＣＰ
ＵＩＯと５ＣＰＵ２０からの外部データメモリアクセス
要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒｏ
ｍａを受けるメモリ装δ競合回避回路５０により、上記
ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰＵ
外部メモリアドレスチッチ３０５、アドレス切り換え回
路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、ＳＣ
ＰＵ外部メモリデータラッチ８０Ｓが制御されるように
なっている。このメモリ装置競合回避回路５０に上述し
たアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵリセット信号５ＲＥＳ　（第１図において
図示省略）が結合する。Ｍ’ＣＰＵリセット信号ＭＲＥ
Ｓはセットリセット回路（Ｒ−Ｓフリップフロップ）５
０２とその出力に結合するセー、トリセット回路５０６
をリセットし、信号ＭＣＰＵ−ｒｏｍａは、セットリセ
ット回路５０２をセットする。セットリセット回路５０
２はＭＣＰＵＩＯからのアクセス要求を一時記憶し、出
力側セットリセット回路５０６はセット状態において、
ＭＣＰＵＩＯからのアクセス要求が受は付けられて外部
メモリデータアクセス制御信号発生回路５１０を介して
アクセスのオペレーションが実行中であることを示す、
同様に５ＣＰＵリセット信号５ＲＥＳはセー、トリセッ
ト回路５０４とその出力に結合するセットリセット回路
５０８をリセットし、信号５ＣＰＵ−ｒ　ｏｍａはセッ
トリセット回路５０４をセットする。セー、トリセット
回路５０４は５ＣＰＵ２０からのアクセス要求を一時記
憶し、出力側セットリセット回路５０８はセット状態に
おいて５ＣＰＵ２０からのアクセス要求が受は付けられ
アクセスのオペレーションが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセット状態の出力“Ｈ″は５ＣＰＵアクセ
ス実行セー、トリセット回路５０８がセット状態でない
ことを条件として、即ち、ＳＣＰＵ２０のアクセスオペ
レーションが実行中でないことを条件として（低入力が
５０８からのインへ−夕５２２を介した反転入力に結合
するＡＮＤゲート５２４を介して）ＭＣＰＵアクセス実
行セットリセット回路５０６をＭＣＰＵアクセス実行状
態にセットし、このＭＣＰＵアクセス実行セットリセッ
ト回路５０６をセットする信号により、ＯＲゲー）５１
２　（低入力がリセット信号ＭＲＥＳに結合する）を介
してＭＣＰＵアクセス要求セットリセット回路５０２を
リセットする。同様に、５ＣＰＵアクセス要求セットリ
セット回路５０４のセット状態の出力“Ｈ″はＭＣＰＵ
アクセス実行セットリセ、ト回路５０６がセット状態で
ないことを条件として、即ちＭＣＰＵＩＯのアクセスオ
ペレーションが実行中でないことを条件として、（低入
力の１つが５０６からのインへ−タ５２０を介した反転
入力に結合するＡＮＤゲート５２６）を介して５ＣＰＵ
アクセス実行セットリセット回路５０８を５ＣＰＵアク
セス実行状態にセットし、この５ＣＰＵアクセス実行セ
ットリセット回路５０８をセットする信号により、ＯＲ
ゲ−）５１６　（低入力がリセット信号５ＲＥＳに結合
する）を介して５ＣＰＵアクセス要求セットリセット回
路５０４をリセットする０以上の構成により、片方のＣ
ＰＵ（例えば５ＣＰＵ２０）からアクセス要求があって
も、他方のＣＰＵ（ＭＣＰＵ　ｌ　Ｏ）に関するアクセ
スオペレーションか実行中のときは、その実行が完了す
るまではアクセスを要求したＣＰＵ　（ＳＣＰＵ２０）
に関するアクセスオペレーションは実行されない、これ
により、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯ，！−３ＣＰＵ２０とが完全に同時
仁アクセスを要求する場合がある。このアクセス競合に
対し、実施例では、ＭＣＰＵＩＯからのアクセス要求を
優先させ、ＭＣＰＵＩＯのアクセスオペレーションを実
行してから、５ＣＰＵ２０のアクセスオペレーションを
実行している。このために、ＭＣＰＵアクセス要求セ−
／　）リセット信号５０２がセット状態のときはその出
力信号“Ｈ”によりインバータ５２５を介してＡＮＤゲ
−）５２６を禁止しており、セットリセット回路５０２
がセット中のときは５ＣＰＵアクセス要求セットリセ−
２ト回路５０４がセット状態でも５ＣＰＵアクセス実行
セットリセット回路５０８がセットされないようにして
いる。

外部メモリデータアクセス制御信号発生回路５１０は、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥとＯＥは外部メモリ７からデータを出
力するための制御信号であり、信号ＭＤＬはＭＣＰＵ外
部メモリデータラッチ８０Ｍに外部メモリ９０からのデ
ータをラッチするための制御信号であり、信号ＳＤＬは
５ＣＰＵ外部メモリデータラッチ８０５に外部メモリ９
０からのデータをラッチするための制御信号である。外
部メモリデータアクセス制御信号発生回路５１０はアク
セスオペレーションの実行を終了するとＥＮＤ信号を発
生する。このＥＮＤ信号により、セット状態にあったア
クセス実行セットリセｙ　ト回路はリセットされる。即
ち、ＥＮＤ信号は低入力がセットリセット回路５０６の
出力に結合するＡＮＤゲート５２８と低入力がＭＣＰＵ
リセット信号ＭＲＥＳに結合するＯＲゲート５１４を介
してセットリセット回路５０６のリセット入力に結合し
、また低入力がセットリセット回路５０Ｂの出力に結合
するＡＮＤゲート５３０と低入力が５ＣＰＵリセット信
号５ＲＥＳに結合するＯＲゲート５１８を介してセット
リセット回路５０８のリセット入力に結合する。

５ＣＰＵアクセス実行セットリセー、ト回路５０８の出
力はインバータ５３２を介してアドレス切り換え回路４
０に対するアドレス選択信号ＭＳＥＬを発生する。した
がって、アドレス切り換え回路４０は、５ＣＰＵ２０の
アクセスオペレーションが実行中のときに、５ＣＰＵ外
部メモリアクセス用アドレスラッチ３０５からの５ＣＰ
Ｕアトレスを選択し、その他の場合はＭＣＰＵ外部メモ
リアクセス用アドレスラッチ３０ＭからのＭＣＰＵアド
レスを選択する。

第２７図の場合、ＭＣＰＵＩＯと５ＣＰＵ２０は″ＭＣ
ＰＵオペＬ／−シＨンｆ）　ｒ　ｏ　ｍ　ａ”、“５Ｃ
ＰＵオペレージ、ンのｒｏｍａ”に示すように同時に外
部メモリ９０に対するアクセスを要求している。このｒ
　ｏｍａ命令のオペレーションにおいて、ＭＣＰＵＩＯ
はアドレスバスＭＡにアドレス情報を送出し、信号Ｍ　
ＣＰ　Ｕ　−ｒ　ｏ　ｍ　ａを出力してＭＣＰＵ外部メ
モリアクセス用アドレスラー。

チ３０Ｍにアドレス情報をラッチさせ、同様に５ＣＰＵ
２０はアドレスバスＳＡにアドレス情報を送出し、信号
ＳＣＰＵ−ｒｏｍａを出力しテ５ｃＰＵ外部メモリアク
セス用アドレスチッチ３０５にアドレス情報をラッチさ
せる６同時に発生するＭＣＰＵ−ｒｏｍａ信号とＳＣＰ
Ｕ−ｒｏｍａ＠号により、メモリ装置競合回避回路５０
のＭＣＰＵアクセス要求セットリセット回路５０２と５
ＣＰＵアクセス要求セットリセット回路５０４は同時に
セットされる。これに対し、上述したＭＣＰＵアクセス
優先論理に従い、ＭＣＰＵアクセス実行セットリセット
回路５０Ｂがただちにセット状態に変化し、それにより
外部メモリデータアクセス制御信号発生回路５１０が外
部メモリ９０に対するＭＣＰＵＩＯのアクセスオペレー
ジ、ンを実行する。この時点でアドレス切り換え回路４
０はＭＣＰＵＩＯからのアドレス情報を選択している。

ＭＣＰＵＩＯのアクセスオペレーションの期間を１４２
７図の左方の期間１で示す（なお、回路５１０は２相の
マスタークロー、りＣＫＩ、ＣＫ２で動作するが、第２
６図では図示を省略しである）、外部メモリデータアク
セス制御信号発生回路５１０は期間ｎでチップイネーブ
ル信号ＣＥをローアクティブにし、期間ｎの後半の期間
ｍで出力イネーブル信号ＯＥをローアクティブする。し
たがって、この期間ｍにおいて外部メモリ９０からＭＣ
ＰＵＩＯが要求したデータが出力され、この期間ｍ内に
外部メモリデータアクセス要求信号発生回路５１０から
発生する信号ＭＤＬにより、この出力データがＭＣＰＵ
外部メモリデータラッチ８０Ｍにラッチされる。これに
より、外部メモリデータアクセス要求信号発生回路５１
０のＭＣＰＵＩＯのためのアクセスオペレージ璽ンは完
了するので、回路５１０はエンド信号ＥＮＤを出力する
。これにより、ＭＣＰＵアクセス実行セ実行セラトリセ
フ５０６はリセットされ、代りに５ＣＰＵアクセス実行
セットリセット回路５０８がセットされる。これにより
信号ＭＳＥＬは５ＣＰＵアドレス選択を示す“Ｌ″レベ
ル変化し、アドレス切り換え回路４０は５ＣＰＵ２０か
らのアドレスを選択して外部メモリ９０をアドレッシン
グする。更に、５ＣＰＵアクセス実行セットリセット回
路５０８からの七−２１信号に応答して外部メモリデー
タアクセス制御信号発生回路５１０が５ＣＰＵ２０のた
めのアクセスオペレーションを実行する。この期間を第
２７図の右側の期間見で示す、このオペレージ、ンにお
いて外部メモリデータアクセス制御信号発生回路５１０
は信号ＣＥ゛をローアクティブにし、その後半の期間ｐ
で信号ＯＥをローアクティブにして５ＣＰＵ２０の要求
したデータを外部メモリ９０から出力させ、その出力中
に信号ＳＤＬを発生してＳＣＰＵ外部メモリデータラッ
チ８０５に５ＣＰＵ２０の要求したデータをラッチさせ
る。これにより、外部メモリデータアクセス制御信号発
生回路５１０の５ＣＰＵ２０のためのアクセスオペレー
ジ、ンは完了するので同回路５１０はエンド信号ＥＮＤ
を出力して５ＣＰＵアクセス実行セットリセット回路５
０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０５の出力データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０．２０はｒ　ｏｍａ命令（
外部メモリアクセス要求命令）を実行後。

メモリ装置競合回避回路５０が両ＣＰＵのためのアクセ
スオペレージ、ンを実行する所定の期間２皇だけ待てば
要求したデータを得ることができ。

アクセス競合の問題が解消される。更に、待機時間が一
定（２文）なので、各ＣＰＵｌ０１２０はこの期間を他
の命令の実行に使用することができ、プログラム命令の
実行効率が最適化される。

なお、ＭＣＰＵ−ｒｏｍａ＠号とＳＣＰＵ−ｒｏｍａ＠
号のタイミング関係がその他のタイミング関係となる場
合については図示を省略しているが、いかなる場合でも
、各ＣＰＵｌ０１２０はｒ　ｏｍａ命令を実行後、所定
の期間２文待てばその時点で既に各ＣＰＵの外部データ
ラッチには要求したデータがラッチされているので、そ
のデータの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
図、１４１図）〉 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（原データから抽出され
る所望の情報）を作成することかしばしば望まれる。特
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、演算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ変換手続に時間がかかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０６．２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため、ＣＰＵｌ０１２０と外部メモリ９０との間のア
ドレス径路上にアドレス変換回路６０が設けられ、また
外部メモリ９０とＣＰＵｌ０１２０との間のデータ径路
上にデータ変換回路７０が設けられ、各変換回路６０．
７０はｒｏｍａ命令の実行時にＣＰＵｌ０１２０から与
えられる制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏｍａのリスト
を示す、第１の命令ｒｏｍａｏは変換なしの転送命令で
あり、これに対し、アドレス変換回路６０はＣＰＵｌ０
１２０から与えられる入力アドレスをそのまま出力アド
レスとして外部データメモリ９０に通し、データ変換回
路７０も外部データメモリ９０からのデータ（１６ビツ
トデータ）を無変換で通してＣＰＵｌ０１２０に渡す。

この無変換転送命令ｒｏｍａＯではＣＰＵｌ０１２０か
ら変換回路６０．７０に与えられる変換制御用の信号Ｒ
１，Ｒ２，Ｒ３はいずれもＬ”レベルとなる。

第２の命令ｒｏｍａｌは特殊波形の読み出しに適した命
令である。この命令に対し、アドレス変換回路６０はＣ
ＰＵｌ０１２０から送られてきた入力アトレスの第１３
ピツ）Ａ１２が“０”のときは下位１２ビツトを無変換
で通すが第１３ビツトＡ１２が１″′のときは下位１２
ビツトを反転させる。なお、アドレス変換回路６０の出
力アドレスの第１３ビツトは入力アドレスの第１３ビツ
トＡ１２の値にかかわらず“０″に固定される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０１２０に送るデータの第１３ビツト
Ｄ１２とするとともにＡ１２が“ｌ”のとき下位の１２
ビツトデータを反転する形式で外部メモリ９０からのデ
ータを変換する。したがって、外部メモリ９０のアドレ
ス領域００００〜０ＦＦＦに第２８図に示すような有効
データビー２ト数１２の特殊波形データ（ｏｏｏ。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００−ＩＦＦＦの範囲について
繰り返し実行した場合に、アドレス変換回路６０から出
力される外部メモリアドレスはいったん００００から０
ＦＦ−Ｆに進み、この間、データ変換回路７０は外部メ
モリ９０からのデータをそのまま通し、その後、アドレ
ス変換回路６０の反転動作により、外部メモリ９ｏへの
アドレスは０ＦＦＦからｏｏｏｏに後進し、この間、デ
ータ変換回路７０は外部メモリ９ｏから出力されるデー
タの下位１２ビツトを反転し、第１゛３データピツ）Ｄ
１２を“！”にして変換されたデータを出力する。結局
、ＣＰＵｌ０１２０がアドレスを００００〜ＬＦ　Ｆ　
Ｆに動かして命令ｒ。

ｍａｌを繰り返し実行した場合に、ＣＰＵｌ０１２０が
実際に受は取る波形は第２８図のｒ　ｏｍａｌの欄の右
方に示すような波形となる。この変換波形ぽ左方に示す
外部メモリ９０内の原波形を所定の態様で延長した繰り
返し波形（アドレス、０ＦＦＦ、データ０ＦＦＦの点に
ついて対称な波形）である、この結果、記憶容量の点に
一つぃていうと、゛変換波形のデータ自体を予め外部デ
ータメモリ９０に記憶させる方式に比べ、波形データ記
憶容量が半分になる利点がある。この命令ｒ　ｏｍａｌ
の場合、制御信号Ｒ１、Ｒ２、Ｒ３のうちＲ１のみが“
Ｈ″レベルなる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ″ルベルなる。

外部データメモリ９０の１アドレス（１語）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツトＡ１５が０”のときは、外部データメ
モリ９０からの１６ビツトデータのうち、下位の８ビツ
トを残し、上位の８ビツトを“０”にマスクする変換を
実行し、Ａ１５がｌ″のときは外部データメモリ９０か
ら１６ビー７トデータのうち、上位の８ビツトを下位８
ビツトにシフトする（残った上位８ビツトはマスク）変
換を実行する。また、データ変換回路７０において入力
アドレスの第１６ビツ）Ａ１５を制御信号として使用し
ているので、アドレス変換回路６０ではＡ１５の値にか
かわらず出力アドレスの第１６ビツトを所定値〒０”に
マスクする。なお、この場合において外部データメモリ
９０か６の１６ビツト情帷の上位８ビツトと下位ビット
との関係は、１つのデータ（例えば位相データ）におけ
る上位データ部分（例えば整数Ｓ）と下位データ部分（
例えば小数部）のような関係であってもよいし、異なる
２種類の８ビツトデータ（例えばレートデータとレベル
データ）の各々であるような独立な関係であってもよい
。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ″レベルなる。この命令に対し、データ変換回路
７０は外部メモリ９０からの１６ビツトデータのうち、
ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ１
５〜ｂｉｔ゛４をｂｉｔ１４〜ｂｉｔ３にシフトし、下
位の３ビツトｂｉｔ２〜ｂｉｔＯを０にマスクする変換
を行う、ここに、外部メモリ９０の１６ビツトデータの
うち上位１２ビウトは例えばｂ　ｆ　ｔ　１５を符号ビ
ットとする波形データであり、下位４ビツトは別のデー
タを表わす、この場合ζ゛上記変換ニヨリ、ＣＰＵｌ０
１２０は内部ＲＡＭ１０６゜２０６上で使用するのに適
したフォーマ−２トの波形デー　タを高速に読み取るこ
とができる。

第２９図にアドレス変換回路６０のブロック図を示・す
、このアドレス変換回路６０にはＭＣＰＵｌｏまたは５
ＣＰＵ２０から７ドレスラツチ３０Ｍ、３０Ｓ、アドレ
ス切り換え回路４０を介して入力される１６ビツトのア
ドレスのうち、下位１２ビヤト（ｂ　ｉ　ｔ　Ｏ〜ｂｉ
ｔｌｌ）が詳細を第３０図に示す反転回路６１０に入力
される。この反転回路６１０は信号Ｒ１が命令ｒｏｍａ
−１を表わす“ｌ”でアγレスのＡ１２が”　、！、　
”のときＡＮＤゲート６１２から−の信号により動作し
て入力されるアドレスの下位１２ビツトを反転させる。

また、命令ｒｏｍ’ａｌの実行時に“ｌ”・となる信号
Ｒ１はインバータ６０２を介、して、ＡＮＤゲート６０
４を禁止し、入力アドレスのＡ１２の値にかかわらず出
力アドレスの対応ピッ）（ｂｉｔ−１２）を′０”にす
−る、・入力アドレスの−ＡＩ−３とＡ１４はそのまオ
出力フ′十゛レスの対応ビ、ット・（ｂ、ｌｉｔ１３．
ｂｉｔ１４）として出力される。入力アドレスのＡ１５
（ＭＳＢ）はＡＮＤゲート６０８を介して出力アドレス
の対応ピッ）（ｂｉｔ１５）となる、命令ｒｏｍａ２の
実行中を表わす“１″の信号Ｒ２が発生しているとき、
この信号Ｒ２がインバータ６０６を介してＡＮＤゲート
６０８を禁止して出力アドレスのｂｉｔ１５（ＭＳＢ）
を“０″にマスクする。

したがってアドレス変換回路６０は、Ｓ変換命令ｒ　ｏ
　ｍ　ａ　Ｏとシフト読み出し命令ｒｏｍａ３に対して
はＲ１＝”０″、Ｒ２；０”なので入力アドレスを出力
アドレスとしてそのまま通し、特殊波形読出し命令ｒｏ
ｍａｌに対してはＲ１＝“１″なので出力アドレスのｂ
ｉｔ１２を“０″にマスクし、Ａ１２＝“１″の間尺転
回路６１０により入力アドレスの下位１２ピツ）（ｂｉ
ｔ。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒｏｍａ２に対してはＲ２−“
ｌ”なので出力アトレスのｂｉｔ１５をθ″′にマスク
する。このようにして、第２８図に関して述へたアドレ
ス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビー２トに
結合する３状態ゲ一ト回路７０２と入力データの下位８
ビツトに結合する３状態ゲ一ト回路７０４は出力するデ
ータの下位８ビツトとして入力データのＬ位８ビｙ　）
を選択するが、入力データの下位８ビツトを選択するか
を決めるためのものである。Ｒ２＝″１″（ｒ　ｏｍａ
２命令）でＡ１５＝１のとき、ＡＮＤゲート７０６の“
１”出力信号とその反転信号であるインバータ７０８の
出力信号“０″によりゲート回路７０２が導通し、ゲー
ト回路７０４がオフして入力データの上位８ビツトが出
力データの下位８ビツトとして選択される。その他の場
合は、ゲート回路７０２かオフし　ゲート回路７０４が
導通するので入力データの下位８ビツトがそのまま出力
データの下位８ビツトとして出力される。更にＲ２＝“
１”　　（ｒｏｍａ２命令）のときは、入力データの上
位８ビツトに結合するＡＮＤゲート回路７１０が禁止さ
れて出力データの上位８ビツトを“０”にマスクする。

即ち、Ｒ２＝“１″のときはインバータ７１２とＮＯＲ
ゲート７１４を介して禁止信号がＡＮＤゲート回路７１
Ｏに加わってＡＮＤゲート回路７１０における入力デー
タ上位８ビツトの通過が阻止される。また、ＡＮＤゲー
ト回路７１０における入力データの上位３ビツトと結合
するＡＮＤゲート素子はＲ１＝“１″　（ｒｏｍａｌ命
令）のときにＮＯＲゲート７１４を介して禁止され、出
力データの上位３ビツトをＯ”にマスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝“ｌ”（ｒｏｍａｌ命令）で
Ａ１２＝１のとき、ＡＮＤゲート７１８からの反転信号
“１”により、下位１２ビツトデータを反転し、その他
の場合は下位１２ビツトデータをそのまま通す０回路７
１０内のＡＮＤゲート素子を介して入力データのｂｉｔ
１２に結合する状態ゲート７２２はＲ１＝“１”（ｒｏ
ｍａｌ命令）のときに、信号Ｒ１に結合するインバータ
７２０を介して与えられる信号“０″によりオフし、代
りに、Ａ１２に結合する３状態ゲート７２４が信号Ｒ１
によって導通して出力データのｂｉｔ１２を発生する。

シフトマスク回路７２６は選択的に入力されたデータの
ｂｉｔ１５〜ｂｉｔ４を出力データのｂｉｔ　１４〜ｂ
ｉｔ３にシフトし、出力データのｂｉｔ２〜ｂｉ１０を
“０″にマスクするための回路であり、Ｒ３＝“１″　
（ｒ　ｏｍａ３命令）のとき信号Ｒ３に結合するインバ
ータ７２８からの信号“１″によってこの変換を実行す
る。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝“０″）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命仝ｒｏｍａｌ　（Ｒ１＝“１″）のときは入力アト
レスの−Ｌ位４ビット（ｂｉｔ１５〜ｂｆｔ１２）がｏ
ｏｏｏ”（Ａ１２二〇のとき）か“０００１″　（ＡＩ
２＝１のとき）かによって、出力データの下位１２ビツ
トをそのまま入力データの下位１２ど一／　）とする（
Ａ１２＝０のとき）か、或は、出力データの下位１２ビ
ツトを入力データの下位１２ビツトが反転されたデータ
となる（ＡＩ２＝１）ようにデータ変換を行い、一部読
み出し命令ｒｏｍａ２（Ｒ２−“１″）のときは出力デ
ータの上位８ビツトがオールゼロで、出力データの下位
８ビツトが入力データの下位８ビウトとなるように（Ａ
１５＝０のとき）、或は、出力データの上位８ビツトが
オールゼロで、出力データの下位８ビツトが入力データ
の上位８ビツトとなる（Ａ１５＝１のとき）ようにデー
タ変換を行い、シフト読み出し命令ｒｏｍａ３　（Ｒ３
＝１）＋７）ときは出力データの下位３ビツト（ｂｉｔ
Ｏ−ｂｉｔ２）がオールゼロで、出力データのｂｉｔ３
〜ｂｊ　ｔ　１４が入力データのｂｉ　ｔ４〜ｂｊｔ１
５で、出力データのｂ　ｉ　ｔ　１５　（ＭＳＢ）が入
力データのｂｉｔ１５（ＭＳＢ）となるようにデータ変
換を行う、このようにして第２８図で述べたデータ変Ｉ
ｅ！機能が達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０．２０にとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒ　ｏｚｎａを実行するだ
けで、回路６０と７０の変！ｉ！Ｉｌｌ＆能により、所
望の変換が施されたデータをただちに得ることがで５．
従来のように、外部メモリ９０のデータを演算用メモリ
である内部ＲＡＭ１０６．２０６にいったん取り込んだ
後に、ＡＬＵ部１０８．２０８のようなＡＬＵを介して
変換を実行する必要がなく、処理が高速化される利点が
ある。

なお、第２８図に示したアクセス命令ｒ　ｏ　ｍ　ａの
リストは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラプト処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣ１００にセットする。この処理５−５
の実行間隔は平均としてはタイマインタラプト発生部１
１６の発生するインタラプト信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５−５の実行間隔をＤ／Ａ変換
の変換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレージ、ン制御
回路１１２の制御の下に、内部ＲＡＭ１０６内の波形加
算用レジスタが指足され、そこに記憶されている最新の
デジタル楽音データが取り出され、データバスに乗せら
れる。

そして、データバスにデジタル楽音データが乗っている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレーション制御回路１
１２から与えられデータバス上のデータがセットされ、
ラッチ１００４から新しいデジタル楽音データがＤ／Ａ
変換器１００２に入力される。したがって、第３４Ｓ（
Ａ）に示すように、Ｄ／Ａ変換器１００２に入力される
デジタル楽音データはプログラム制御のために不安定な
周期で切り換わることになる。Ｄ／Ａ変換器１００２の
変換周期（サンプリング周期）は非常に安定していなけ
れば、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラプト発生部１１６からの正確なタイミング信号
であるインタラプト信号ＩＮＴで制御されるインタラプ
ト制御ラッチ１００６を設ける。インタラプト信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラー、チ１００６の出力はインタラプト信号の
タイミングに同期して切り換わる。すなわち、インタラ
プト信号の発生周期がＤ／Ａ変換器１００２の変換（サ
ンプリング）周期となる。第３３図（Ｂ）の構成に対す
るタイムチャートを第３４図（Ｂ）に示す０図示のよう
に、ラッチ１００４の出力が切り換わるタイミングはイ
ンタラプト処理に移行するタイミングのずれや、該イン
タラプト処理に要する時間（斜線部の長さ）によって変
動するがインタラプト信号で動作するラッチ１００６が
あるのでＤ／Ａ変換器１００２の入力データが切り換る
タイミングはインタラプト信号と同期する。これにより
、第３３図（Ａ）の構成における歪み問題が解決される
。

以上で実施例の説明を絆えるがこの発明の範囲を逸脱す
ることなく種々の変形、変更が可能である。

［発明の効果］ 以上詳細に説明したように、この発明のデジタルマイク
ロコンピュータでは、メインプログラムモードで実行さ
れるメインプログラムからインタラプト処理ルーチンに
渡すための複数のデータの書込処理をインタラプト信号
をマスクすることによって保証しているのでインタラプ
トルーチンは常に正しいデータを受けて正しい処理を実
行することができる。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装この全体
構成図 第２図は第１図のＭＣＰＵのブロー、り同第３図は第１
図の５ＣＰＵのブロック図、第４図はＭＣＰＵの実行す
るメインプログラムのフローチャート 第５図はＭＣＰＵの実行するインタラプト処理ルーチン
のフローチャート、 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 第７図は音源処理のフローチャート、 第８図は時間の経過に沿う実施例の動作のプローチ１；
−ト、 第９図はチャンネル音源処理のフローチャート、 第１０図は波形データを示す図、 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰｔＪ動作開始終了機能に関係する回路
のブロック図、 第１３図、第１４図、＄１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラプトマスク機能を有する回路のブロ
ック図、 第１７図はインタラプトマスク方式によるエンヘロープ
設定処理のフローチャート 第１８図は単一命令で複数のデータを転送する間インタ
ラプト信号によるメインプログラムの中断を禁止する機
能を有する回路のブロック図第１９図は複数のデータを
単一命令で転送するのに適したＲＡＭのメモリマツプ例
を示す図第２０図は複数の転送命令による動作と単一の
転送命令による動作とを比較して示す図第２１図は単一
転送命令方式によるエンヘロープ設定処理のフローチャ
ート 第２２図は５ＣＰＵの停止モード利用によるＭＣＰＵか
らの５ＣＰＵアクセス機能を説明するのに用いたフロー
チャート、 第２３図は５ＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＰＵのブロー、り図、第２４図は５ＣＰＵに対
する瞬時強制アクセス機能に適合する５ＣＰＵのブロッ
ク図 第２５図はＭＣＰＵから５ＣＰＵの内部ＲＡＭにデータ
を書き込む場合の動作のタイムチャート 第２６図は第１図のメモリ装置競合回避回路のブロー、
り図、 第２７図は第２６図の回路の動作のタイムチャート、 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変換回路のブロック図、 第３０図は第２９図の反転回路の回路図、第３１図は第
１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は第１図のＤＡＣのサンプリング周期が不安定
になる構成とサンプリング周期を安定化した構成とを比
較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 １０・・・・・・ＭＣＰＵ　　（ＣＰＵ）１１６・・・
・・・インタラプト発生部（インタラプト発生手段） １１４・・・・・・ＲＯＭアドレス制御部（ＣＰＵモー
ド制御手段） １０２・・・・・・制御用ＲＯＭ １１２・・・・・・オペレーション制御回路１５０・・
・・・・マスク解除特機部 １０２．１１２．１５０・・・・・・（インタラプトマ
スク手段）

Claims (1)

1. 【特許請求の範囲】 メインプログラムを実行するメインプログラムモードと
   インタラプト処理ルーチンを実行するインタラプトモー
   ドとを有するＣＰＵと、 インタラプト信号を発生するインタラプト発生手段と、 前記インタラプト信号に応答して前記ＣＰＵで実行中の
   メインプログラムを中断して前記ＣＰＵのモードを前記
   インタラプトモードに切替制御するＣＰＵモード制御手
   段と、 を有するデジタルマイクロコンピュータにおいて、 前記ＣＰＵの前記メインプログラムモードにおいて複数
   のデータをインタラプト処理用メモリに書き込み、前記
   インタラプトモードにおいてこのインタラプト処理用メ
   モリに記憶される前記複数のデータを参照する手段と、 前記メインプログラムモードにおいて前記手段によりイ
   ンタラプト処理用メモリに対する前記複数のデータの書
   込処理が実行されている間、前記インタラプト信号をマ
   スクすることにより前記ＣＰＵモード制御手段の動作を
   禁止して前記書込処理の中断を禁止するインタラプトマ
   スク手段と、を有することを特徴とするデジタルマイク
   ロコンピュータ。