JPH0460746A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関し、特に
、複数のＣＰＵを有するデジタルマイクロコンピュータ
に関する。

［発明の背景］ １つのＣＰＵを有するデジタルコンピュータは既知であ
る。処理すべきデータ量が多い場合や、高速処理が要求
される用途では１つのＣＰＵで単位時間内に処理可能な
データ量に限りがあるためにＣＰＵを複数にして応用シ
ステムを実現することがしばしば行われる。

ＣＰＵを複数化することは基本的に処理能力の向上をね
らいとしている。残念ながらＣＰＵの数をＮ個にしたか
らといって処理能力を１つのＣＰＵの場合のＮ倍にする
ことはできない、ある種のデュアルＣＰＵコンピュータ
では片方のＣＰＵが動作中のときは他方のＣＰＵが停止
している。これは極端な例であるが、複数ＣＰＵのマイ
クロコンピュータではＣＰＵ間のアクセス闇Ｍ等のため
に十分な並列処理が実現されていないのが現状である。

［発明の目的］ したがってこの発明の目的は各ＣＰＵの機能を十分に利
用できるようにした複数ＣＰＵのデジタルマイクロコン
ピュータを提供することである。

［発明の構成、作用］ この発明によれば、複数のＣＰＵと、並列処理開始信号
を発生する並列処理開始信号発生手段と、前記並列処理
開始信号に応答して、各ＣＰＵのモードを各ＣＰＵが分
担する所定の処理の実行モードに切換制御して、前記複
数のＣＰＵによる並列処理を実現するＣＰＵモード制御
手段とを有することを特徴とするデジタルマイクロコン
ピュータが提供される。

この構成によれば、並列処理開始信号を合図にｍｅ（７
）　ＣＰ　Ｕが各々に分担された処理をいつせいに開始
するので理想に近い並列性が得られ、デジタルマイクロ
コンピュータの性能が格段に向上する。

ある種の応用では周期的にマイクロコンピュータが定時
間処理、例えば入力装置からの入力を読んだり、データ
処理したり、あるいは出力装置に所望の処理信号あるい
は制御出力を与えるといった処理を実行する必要がある
０例えば、電子楽器のアプリケージ、ンに応用されるマ
イクロコンピュータは所定の周期で楽音信号のサンプル
を生成し、出力装置であるデジタルアナログ変換器にそ
のサンプルを出力する必要がある。この種の応用におい
ては、並列処理開始信号はタイマーのような手段から所
定の時間ごとに発生する信号となる。

１つの好ましい構成例として、メインプログラムとイン
タラプト処理ルーチンとを内蔵するメインＣＰＵと、前
記メインＣＰＵの前記メインプログラムから割り当てら
れる処理を実行するためのプログラムを内蔵する少なく
とも１つのサブＣＰＵと、所定時間の経過ごとにインタ
ラプト信号を発生するインタラプト発生手段と、前記イ
ンタラプト信号に応答して前記メインＣＰＵにおいて実
行中の前記メインプログラムを中断して前記インタラプ
ト処理ルーチンを実行するモードに前記メインＣＰＵの
モードを切替制御し、前記インタラプト処理ルーチンの
実行完了に応答して再び前記メインプログラムを実行す
るモードに前記メインＣＰＵのモードを復帰制御するメ
インＣＰＵモード制御手段と、前記インタラプト信号に
応答して前記前記サブＣＰＵのモードを停止状態から前
記プログラムを実行するモードに切替制御し、前記プロ
グラムの実行完了に応答して前記サブＣＰＵのモードを
停止状態に復帰制御するサブＣＰＵモード制御手段とを
有することを特徴するデジタルマイクロコンピュータが
提供される。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（Ｗ４１〜第３４図）は種々の特徴を含んでい
る。第１の特徴は、楽音信号を生成する音源としてプロ
グラムで動作する複数のマイクロコンピュータ処理装置
Ｉ（ＣＰＵ）を使用することであり、従来のような専用
構造の／＼−ドウエア音源は不要である。１つのＣＰＵ
がメインＣＰＵあるいはマスターＣＰＵ　（１０）とし
て働き、音源処理のみでなくアプリケーション（この場
合、楽器）に従う入力装置帽１１機能キー等）、出力装
置（ＤＡＣ等）を取り扱う（第４図、第５図）、他のＣ
ＰＵはマスターＣＰＵに対してサブＣＰＵないしスレー
ブＣＰＵ（２０）として働き、音源処理を実行する（第
６図）、シたがって、音源処理について各ＣＰＵの負担
が分担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており１本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラプトを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状態）に移行するとともにその終了信号がマスターＣＰ
Ｕに伝えられる（第８図、第１６図）、この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラプト処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラプト処理ルーチンの実行の結果
、インタラプト処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのようなエンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラプト処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラプト処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラプトをマスクしてインタラプト
処理ルーチンへの移行を禁止する方式が開示され（＄１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（１１８図〜第２１図）、この結果
、インタラプト処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例のＷ４４の特徴はマスターＣＰＵからスレーブ
ＣＰＵに対するデータアクセス問題に関する。従来の複
数ＣＰＵマイクロコンピュータシステムでは、一般に、
ＣＰＵ間のデータ転送は一連のシーケンスを通して行わ
れ、相当の時間を要する０代表的には、データのアクセ
スを要求するＣＰＵからアクセスが要求されるＣＰＵに
対し、アクセス要求信号を送る。このアクセス要求信号
に対しアクセスが要求されるＣＰＵは実行中のオペレー
ションを完了した後に承認（アクノリッジ）信号をＣＰ
Ｕに渡して停止状態となる。アクセス要求信号送信後、
承認信号が受信されるまでの間、要求側のＣＰＵは待ち
状態になる。承認信号を受けて要求側のＣＰＵは被要求
側のＣＰＵの内部メモリに対し、実際のデータアクセス
を実行する。このように従来のＣＰＵ間データアクセス
方式は時間を要するので高速処理が望まれる電子楽器の
ようなアプリケーションには適さない、これを解決する
ため、本実施例では、ｌｉ！１のデータアクセス方式と
して、上記第２の特徴を利用してサブＣＰＵが停止状態
にあるときにマスターＣＰＵがサブＣＰＵの内部メモリ
（２０６）に対しデータをリード／ライト（アクセス）
する停止モード制御方式が開示され（第２２図）、第２
のデータアクセス方式として待ち状態なしにマスターＣ
ＰＵがサブＣＰＵをデータアクセスする（サブＣＰＵは
データアクセス中のみ強制的に停止状態にされる）瞬時
データアクセス方式とが開示される（第２３図〜第２５
図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換処理（シフト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（ｍ算用
メモリ）上に変換されたデータを得るために、転送（リ
ードアクセス）命令により、データメモリのデータを演
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うために複数の変換命令を実行する必要もし
ばしば生じる。このように、従来においてはデータ変換
の処理に時間がかかるという問題があり、特に音源処理
のように高速処理が要求されるアプリケーションにおい
ては大きな問題となる。これを解決するため、この実施
例によれば、データ・アドレス変換ハードウェア（６０
，７０）を設け、特殊な転送命令（変換付転送命令）を
実行することにより、その命令に応答するデータ・アド
レス変換ハードウェアを介して所望のデータ変換が施さ
れたデータが演算用メモリ（１０６，２０６）に取り込
まれるようにしている。したがって、所望の変換データ
を得るのに、複数の命令を実行するのではなく単一の命
令を実行すればよく処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ１他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御１例えば入
力ポート１１８、出力ポート１２０に接続される入力装
置（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
１００の制御等を行う（第４図）、これに対し、５ＣＰ
Ｕ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵＩ
Ｏと５ＣＰＵ２０に共用される。ＭＣＰＵＩＯからのア
ドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭＡ
、外部メモリアドレスチッチ３ｏのＭＣＰＵ外部メモリ
アドレスラッチ３０Ｍ、アドレス切り換え回路４０、ア
ドレス変換回路６０を介して外部データメモリ９０のア
ドレス入力に加えられる。一方、５ＣＰＵ２０からのア
ドレス情報は５ＣＰＵ２０に結合するアドレスバスＳＡ
、５ＣＰＵ外部メモリアドレスチッチ３０３、アドレス
切り換え回路４０．アドレス変換回路６０を通して外部
データメモリ９０のアドレス入力に加えられる。外部デ
ータメモリ９０からＭＣＰＵ　１０へのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０、外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵＩＯに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変！ｌＩ回路７
０．５ＣＰＵ外部メモリデータラッチ８゜Ｓ、５ＣＰＵ
２０に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒｏｍａの各々に応答してアドレス
切り換え回路４０を制御してアドレス切り換え回路４０
にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からのア
ドレスのいずれかを外部メモリ９０へのアドレスとして
選択させる。このためにメモリ装置競合回避回路５０か
らの選択信号ＭＳＥＬによりアドレス切り換え回路４０
は選択動作を行う、外部メモリ９０へのアドレスが確定
するとメモリ装置競合回避回路５０は外部メモリ９０に
対するチップ選択信号ＧＥとＷカイネーブル信号ＯＥを
アクティブにする。これにより外部メモリ９０からデー
タが出力され、データ変換回路７０を通してそのデータ
が外部メモリラッチ８０の入力バスに現われる。ここで
、メモリ装置競合回避回路５゜はデータアクセスを要求
したＣＰＵにデータを送るためにＭＣＰＵ外部メモリデ
ータラ−２チ８０Ｍ、５ＣＰＵ外部メモリデータラッチ
８０Ｓのいずれかを作動してデータをラッチさせる。こ
のためにＭＣＰＵ外部メモリデータラッチ８０Ｍはメモ
リ装置競合回避回路５０からのラッチ信号ＭＤＬにより
チー２千動作し、５ＣＰＵ外部メモリデータラッチ８０
Ｓはメモリ装置競合回避回路５０からのラッチ信号ＳＤ
Ｌによりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ　（ＭＣＰＵＩ　Ｏか
５ＣＰＵ２０）から出力されたアドレス（論理アドレス
）を選択的に変更して外部データメモリ９０に実際に入
力されるアドレスを形成するものであり、データ変換回
路７０は外部データメモリ９０から出力されたデータを
選択的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０
）に実際に入力されるデータを形成するものである。各
変換口ｉ！ｇ６０．７０における変換の態様を指定する
ために、制御信号が使用される。各ＣＰＵｌ０１２０に
おいて、外部データメモリ９０に対するデータアクセス
は転送命令を実行することで行われる。転送命令に基づ
いてＣＰＵで生成される制御信号をＭＨＩ、ＭＲ２、Ｍ
Ｒ３（ＭＣＰＵＩ　Ｏの場合）、ＳＲ１，ＳＲ２、ＳＲ
３（ＳＣＰＵ２０の場合）で示しである。これらの信号
は外部メモリアドレスチッチ３０、アドレス切り換え回
路４０を通った後、信号Ｒ１、Ｒ２、Ｒ３と呼ばれる（
ＭＲｉ　−”　ＬＭＲｉ→ＲｉまたはＳＲｉ→ＬＳＲｉ
＋Ｒｉ）、変換の態様を指定するため、制御１８号Ｒ１
，Ｒ２がアドレス変換回路６０に入力される。更に、デ
ータ変換回路７０における変換の態様を特定するため、
制御信号Ｒ１，Ｒ２、Ｒ３とアドレス変換回路６０から
のアドレスビット１２の信号Ａ１２とアドレスビット１
５の信号Ａ１５がデータ変換回路７０に加えられる。ア
ドレス変換回路６０とデータ変換回路７０の詳細につい
ては後述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため、両ＣＰＵ間で複数の信号が伝送される。＠
号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２０
からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理終了を
表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に送
られる５ＣＰＵ２０の内部メモリ（第３図の２０６）の
アドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２０
に送られる５ＣＰＵ２０の内部メモリの読み書き制御信
号、Ｄｉｎは５ＣＰＵ２０からＭＣｐｔｒｔｏに送られ
る５ＣＰＵ２０の内部メモリからの読出しデータ、ＤＯ
υ丁はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の内部メモリへの書き込みデータを表わす、ＣＰ
Ｕ間インタフエースの詳細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果はＭ
ＣＰＵＩＯから、右ＤＡＣｌ　００Ｒと左ＤＡＣ１００
Ｌとから成るデジタルアナログ変換器（ＤＡＣ）Ｚｏｏ
に送られ、アナログ楽音信号に変換されて外部に出力さ
れる。

＜ＭＣＰＵ、！：５ＣＰＵの構成（第２、第３図）〉第
２図にＭＣＰＵ　１０の内部構造を示し、第３図に５Ｃ
ＰＵ２０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラプト処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出力ラッチ１０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべＳプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレージマン制御回路１１２は制
御用ＲＯＭ１０２からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレーション制御回路１１２
はＡＬＵ部１０ｇからのステータス信号Ｓ（例えばオー
バーフロー信号、ゼロフラグ信号等）により分岐条件成
立を検出してＲＯＭアドレス制御部１１４を介してアド
レスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラプト
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラプト発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラプト処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラプト処
理プログラムが開始される。インタラプト処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
、ＲＯＭアドレス制御部１１４は退避してあったアドレ
スを再度セットし、メインプログラムに復帰する。更に
、インタラプト発生部１１６からの制御信号ＩＮＴはＤ
ＡＣ１００における楽音信号のデジタル／アナログ変換
サンプリング速度を定めるためにＤＡＣ１００に供給さ
れる。なお、インタラプト発生部１１６は図の上ではＭ
ＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵｌ
ｏに対して現在行っている仕事を停止させ特別の処理を
要求するものであり、論理的にはＭＣＰＵ　１０の外部
要素（周辺装Ｗ）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（ＴＩ　Ｔ２
、Ｔ３．ＴＩＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生スル。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２は外部メモリアクセス
用アドレスバスＭＡ（第１図）にＭＣＰＵ内部バスを接
続するためのバスインタフェースとしてのゲートを表わ
し、１２４は外部メモリデータバスＭＤにＭＣＰＵ内部
パスを接続するためのゲートを表わし、１２６はＤＡＣ
データ転送バスにＭＣＰＵ内部バスを接続するためのゲ
ートを表わす、また、入力ポート１１８と出カポ−）１
２０はＭＣＰＵ内部バスを外部の入力装置に結合するた
めのインタフェースである。１２８は５ＣＰＵ内部ＲＡ
Ｍアドレス指定バスにＭＣＰＵ内部バスを接続するため
のゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバス
にＭＣＰＵ内部バスを接続するためのゲート、１３２は
５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部パス
に接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデ／ヘイスである。この実施例に従
い５ＣＰＵリセット制御部１３４はインタラプト発生部
１１６からのインタラプト信号ＩＮＴに応答して、５Ｃ
ＰＵ２０の処理開始を示す信号Ａを発生する。この信号
Ａは５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３
図）に送られ、これによりＲＯＭアドレス制御部２１４
のアドレス更新動作が開始し、５ＣＰＵ２０の動作（音
源処理を含む）が開始する。５ＣＰＵ２０の動作が終了
すると５ＣＰＵ２０のオペレーション制御回路２１２か
ら処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰ
Ｕリセット制御部１３４に送られる。これに対し、５Ｃ
ＰＵリセ−７ト制御部１３４は５ＣＰＵ２０の動作を停
止するために信号Ａを反転し、これにより５ＣＰＵ２０
のＲＯＭアドレス制御部２１４の動作を停止させる、と
ともに、５ＣＰＵ２０が停止中であることを表わす５Ｃ
ＰＵ状態フラグ信号をオペレーション制御回路１１２に
送る。オペレーション制御回路１１２は制御用ＲＯＭ１
０２からの５ＣＰＵ状態の検査命令の実行時に、この５
ＣＰＵ状態フラグ信号を読むことにより、５ＣＰＵ２０
の状態を検出できる。

第３図の５ＣＰＵ２０のブロック図において要素２０２
．２０２ａ、２０４．２０５．２０６．２０８．２１２
．２１４．２２２．２２４．２３６はそれぞれ、第２図
のＭＣＰＵ　１０のブロック図における要素１０２．１
０２ａ、１０４１０５．１０６、ｔＯＳ、１１０．１１
２．１１４．１２２．１２４．１３６に対応する要素で
ある。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２には
基本的に音源処理のためのプログラムのみが記憶されて
おり、５ＣＰＵ２０を音源処理専用の処理装置として機
能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、データバスＤ　ＯＵＴ　
を通ったデータ）と５ＣＰＵ２０の生成（演算）したデ
ータ（ＡＬＵ部２０８または乗算器２１０からのデータ
バスＤＢ上のデータ）とから選択するＲＡＭデータイン
切り換え部である。ＲＡＭデータイン切り検え部２４０
は信号Ａによってその選択モードが制御され、信号Ａが
″’５ＣＰＵ２０動作中”を表わしているときには５Ｃ
ＰＵ２０で演算したデータを選択し、信号Ａが“５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが″５ＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからのバスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが“５ＣＰ
Ｕ２０停止中７を表わしているときにはＭＣＰＵ　１０
からバスゲートｔ２８（＠号Ａにより開いている）を経
てバスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２
０６のアドレスとして選択する。同様にライト信号切り
換え部２４２も信号Ａによってそのモードが制御され、
信号Ａが“５ＣＰＵ２０動作中”を表わしているとｙに
は５ＣＰＵ２０のオペレーション制御回路２１２からの
ＲＡＭリードライト信号を選択してＲＡＭ２０６のリー
ドライト入力Ｒ／Ｗに結合し、信号Ａが″５ＣＰＵ２０
停止中”を表わしているときには５ＣＰＵ２０ではなく
：ＭＣＰＵ１０のオペレーション制御回路１１２からの
ＳＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０
６のリードライト人力Ｒ／Ｗに結合する。

以下、本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラプト信号ＩＮＴに
よって起動されるＭＣＰＵｌＯのインタラプト処理ルー
チンによるＭＣＰＵｌｏの動作を示すフローチャート、
第６図はタイマインタラプト信号ＩＮＴによって起動さ
れる５ＣＰＵ２０のプログラムによる５ＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯと５Ｃ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

第１−第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており５両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、第
５図に示すようなインタラプト処理ルーチンにより音源
処理を行い、５ＣＰＵ２０は第６図に示すようなプログ
ラムにより音源処理を行う、更にＭＣＰＵＩＯは第４図
に示すメインプログラムにより、システム全体の制御の
ための種々のタスクを実行する。

第４図のメインプログラムのフローにおいて。

４−１は電源投入時にシステムを初期化する処理であり
、ＭＣＰＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリア
や、リズムテンポ等の初期値の設定等を行う、４−２で
ＭＣＰＵＩＯは出力ボート１２０からキー走査のための
信号を出力し、Ｗ＠。

機能スイッチ等の入力装置の状態を入力ポートｌ１８か
ら取り込むことにより、機能キー、ｌｉ盤主キー状態を
ＲＡＭ１０６のキーバッファエリアに記憶する。４−３
では４−２で得た機能キーの新しい状態と前回の状態と
から、状態の変化した機能キーを識別し、指示される機
能の実行を行う（例えば、楽音番号のセット、エンベロ
ープ番号のセット、リズム番号のセット等）、４−４で
は４−２で得た鍵盤の最新の状態と前回の状態とから、
変化した鍵（押鍵、離鍵）を識別する０次の４−５で４
−４の処理結果から１発音処理４−９のためのキーアサ
イン処理を行う、４−６では機能キーでデモ演奏キーが
押鍵されたとき外部メモリ９０から、デモ演奏データ（
シーケンサデータ）を順次読み出し、処理することによ
り、発音処理４−９のためのキーアサイン処理等を行う
。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−周時間（これは、フロ
ーを一周する間に実行されたタイマインタラプトの回数
を計数することで得られる。この計数処理は後述のイン
タラプトタイマ処理５−２で行われる。）を基に演算を
行い、エンベロープ用タイマ（エンベロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６、ＲＡＭ２０６内の音源処理レジスタ（８１１図
）にセットする。４−１０は次のメインフローのパスの
ための準備処理であり、今回のパスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

インタラプト発生部１１６からインタラプト信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラプト処理ルーチンを
実行し、５ＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路／＼−ドウエアで行っていた０
次のインタラプト処理タイマ処理５−２でＭＣＰＵＩＯ
はインタラプトが一定時間ごとにかかることを利用して
、フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内
）を通過の都度、プラス１する。５−３でＭＣＰＵＩＯ
は５ＣＰＵ２０の音源処理６−１が終了しているかどう
かを検査し、終了していれば、５−４に進んで、５ＣＰ
Ｕ２０で生成されたＲＡＭ２０６上の楽音波形データを
ＲＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データと５ＣＰＵ２０で生成した楽音波形デー
タをＤＡＣＩ　ＯＯに出力する。

音源処理５−１．６−１の詳細を第７図に示す、本例で
は、各ＣＰＵ（ＭＣＰＵＩＯ１ＳＣＰＵ２０）はそれぞ
れ８チャンネル分の楽音波形データを生成可能であり、
システム全体として１６チヤンネル分の楽音波形データ
を生成可能としている。７−１で波形加算用ＲＡＭ領域
（ＲＡＭＩ０６内、ＲＡＭ２０６内）をクリアし、７−
２〜７−９で第１チヤンネルから第８チヤンネルまでの
各チャンネル音源処理を順次実行する。各チャンネル音
源処理の最後で、チャンネルの楽音波形値が波形加算用
ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ（ＭＣＰＵＩＯ１ＳＣＰＵ２
０）はチャンネル音源処理を実行する際に、そのチャン
ネルに対する音源処理レジスタ群、即ち第１１図に示す
ように、エンベロープΔｘ用タイマー、目標エンベロー
フ、エンベロープΔＸ、加減フラグ付エンベロープΔｙ
、現在エンベロープ、アドレス加算値、ループアドレス
、エンドアドレス、スタートアドレス兼現在アドレスを
参照し、所望のレジスタを更新する。エンベロープは振
幅変調のために基本波形に付加すべきもので、全体とし
ていくつかのセグメント（ステップ）から成っている。

エンベロープΔＸ用タイマーと目標エンベロープとエン
ベロープΔＸと加減フラグ付エンベロープΔｙは現在進
行中のエンベロープセグメントを定義するエンベロープ
処理メ−１であ４Ｊ、このエンベロープパラメータは、
ＭＣＰＵＩＯのメインプログラム（第４図）の発音処理
４−９内において、エンベロープ値がセグメントの目標
値に到達の都度、更新される情報であり、インタラプト
処理ルーチン（第５図、第６図）ではこれらのエンベロ
ープパラメータはエンヘロープΔχ用タイマーを除いて
単に参照されるだけである。エンベロープΔＸはエンベ
ロープの演算周期を表わし、目標エンベロープは現セグ
メントにおけるエンベロープの目標値を表わし、加減フ
ラグ付エンベロープΔｙは演算周期ごとのエンベロープ
の変化分を表わし、現在エンベロープは現在のエンベロ
ープ値を表わす、アドレス加算値、ループアドレス、エ
ンドアドレス及びスタートアドレス兼現在アドレスは外
部メモリ９０に置かれる基本波形に対するアドレス情報
であり、スタートアドレスは基本波形メモリ（外部メモ
リ９０内）のスタートアドレス、ループアドレスは基本
波形を繰り返し読み出す場合の戻り先のアドレス（第１
Ｏ図ではスタートアドレスと同一）、エンドアドレスは
基本波形のエンドアドレスを表わし、現在アドレスは基
本波形の現在の位相を表わすアドレスであり、その整数
部が、基本波形メモリに現実に存在する記憶場所を表わ
し、その小数部が、この記憶場所からのずれを表わし、
アドレス加算値はタイマインタラプト処理ルーチンの時
間間隔ごとに現在アドレスに加算されるべき値であり、
生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラプトごとに
インクリメントし、９−２でΔＸと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し、９−４．９−５でそれぞれ現在エンベロー
プの減算または加算を行う、９−６で現在エンベロープ
が目標エンベロープ値に達したかどうかをチエツクし、
達しておれば、現在エンベロープに目標レベルをセット
する。これによりメインプログラムの発音処理４−９で
次のエンベロープステップのデータがセットされること
になる。また発音処理４−９でゼロの現在エンベロープ
を読んだときには発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部子小数部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラプトによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１Ｏ図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、ｌとなる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０内に記憶されており、押鍵時には
発音処理４−９において、Ｉｌに対応するピッチデータ
と選択されている音色の波形スタートアドレス、波形エ
ンドアドレス及び波形ループアドレスがＲＡＭ１０６ま
たはＲＡＭ２０６の対応するレジスタ、すなわち、アド
レス加算値レジスタ、スタートアドレス兼現在アドレス
レジスタ、エンドアドレスレジスタ、ループアドレスレ
ジスタにセットされる。

参考までに、第１０図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、Ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９−８で現在アドレ
スにアドレス加算値を加算して新しい現在アドレスを得
る。９−９で現在アドレスとエンドアドレスを比較し、
現在アドレス〉エンドアドレスならば、９−１Ｏ１９−
１１により、現在アドレスくエンドアドレスのときは９
−１２により、物理上（番地上）または論理上（動作上
）の次のアドレスを計算し、９−１４でその整数部によ
り基本波形メモリをアクセスして次回波形データを得る
。ループアドレスは動作上エンドアドレスの次のアドレ
スである。すなわち、第１０図の場合、図示の波形は繰
り返し読み出される。したがって、現在アドレス＝エン
ドアドレスのときは次のアドレスとしてループアドレス
の波形データを読み出す（９−１３）、９−１５．９１
６により、現在アドレスの整数部で基本波形をアクセス
して今回の波形データを読み出す０次に、９−１７で次
回波形値から今回波形値を減算し、９−１８でその差に
現在アドレスの小数部を乗算し、その結果を９−１９で
今回の波形値に加えることにより、波形の直線補間値を
求める。この直線補間したデータに現在エンベロープ値
を乗算してチャンネルの楽音データ値を得（９−２０）
、それを波形加算用レジスタの内容に加えて楽音データ
を累算する（９−２１）、このレジスタに累算されたデ
ジタル楽音データがタイマインタラプト処理ルーチン（
第５図）の５−５でＤＡＣｌｏｏに送出される。これに
関連し、第１図ではＤＡＣ１００はステレオ出力を得る
べく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成ってい
る。

この場合、ＭＣＰＵＩＯ１ＳＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１０６，２０６上に
１選択ＤＡＣ指示データをもたせ、また、２つの波形加
算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡＣ
用波形加算用領域を設ける。また、７−１に対応するス
テップで左右のＤＡＣ用の各波形加算用領域をクリアし
、９−２０の処理の後、処理チャンネルに割り当ててい
るＤＡＣを選択ＤＡＣ指示データから判別し、対応する
波形加算用領域に処理チャンネルの楽音波形データを加
算する。そして、ＭＣＰＵＩＯのインタラプト処理ルー
チン（第５図）のステップ５−４に対応するステップで
、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形データと
右ＤＡＣ用東音波形データとをそれぞれＭＣＰＵＩＯで
生成した左ＤＡＣ用楽音波形データと右ＤＡＣ＃１１楽
音波形データに加算し、加算結果である左ＤＡＣ用と右
ＤＡＣ用の楽音波形データを５−５に相当するステップ
で、それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送
出する。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、各ＣＰ
Ｕにおいて、内蔵されるプログラムに従って音源処理を
実行することができる。なお実施例では１つの５ＣＰＵ
を使用しているが、音源処理を行う複数の５ＣＰＵを設
けるようにしてもよい。

＜５ＣＰＵ動作開始・終了機能（Ｉ＠１２〜第１５図、
第２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理０把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ・インタラプト発生部１１
６からインタラプト信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵｌｏの
オペレージ、ン制御回路ｌ１２が参照する５ＣＰＵ状態
フラグを″５ＣＰＵ動作中”に七−７トする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したと５
に、これに応答して停止状態に移行し、ＭＣＰＵＩＯに
動作完了信号を送り、ＭＣＰＵＩＯのオペレーション制
御回路１１２が参照する５ＣＰＵ状態フラグを“５ＣＰ
Ｕ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラプト発生部１
１６（第２図）からインタラプト信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラプ
ト処理ルーチンを実行する。更に、ＭＣＰＵＩＯはイン
タラプト信号に対し、５ＣＰＵリセット制御部１３４を
介して５ＣＰＵ２０に５ＣＰＵ動作開始七号Ａを送り、
これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、パスゲート１２８、ＲＡ
Ｍアドレス制御部２０４、ＲＡＭデータイン切り換え部
２４０、ライト信号切り換え部２４２も、５ＣＰＵ２０
自身の動作のためにセットされる）、このプログラムの
終了に伴い、５ＣＰＵ２０はオペレーション制御回路２
１２かも動作終了信号Ｂを発生する。この信号Ｂは５Ｃ
ＰＵリセット制御部１３４に送られ、これを受けて５Ｃ
ＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停止
するために信号ＡとＢを反転する０反転された信号Ａを
受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１４のア
ドレス更新動作が停止し、５ＣＰＵ２０は停止する。ま
た信号Ｂは“５ＣＰＵ停止中”を示す信号としてＭＣＰ
ＵＩＯのオペレーション制御回路１１２に与えられる。

ＭＣＰＵＩＯのインタラプト処理ルーチン（第５図）の
５−３に示す５ＣＰＵ状態検査命令を実行する際、ＭＣ
ＰＵＩＯのオペレージ１ン制御回路１１２は５ＣＰＵ状
態フラグＢを読む、フラグＢが“５ＣＰＵ停止中”を示
し、したがって、５ＣＰＵ２０での音源処理（第６図）
が完了しているときにＭＣＰＵＩＯは５−４に進んで５
ＣＰＵ２０の生成した楽音波形データを読み込む、ＭＣ
ＰＵｌｏは第５図のインタラプト処理ルーチン終了時に
オペレージ重ン制御回路１１２からＲＯＭアドレス制御
部１１４にメインプログラムへの復帰コマンド信号を与
えて、中断していたメインプログラムに制御を戻す。

第８図に、時間の流れに沿う本実施例の動作の流れヲ示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラプト処理ルーチンを表わ
し、６Ａ〜６Ｆは第６ＦｇＪの５ＣＰＵインタラプト処
理ルーチンを表わす０図示のように、インタラプト信号
ＩＮＴが発生すると、ＭＣＰＵＩＯは実行中のプログラ
ムを中断し、インタラプト処理が各ＣＰＵｌ０１２０に
おいて開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫＩ、ＣＫ２はＭＣＰＵＩＯと５ＣＰＵ２
０におけるクロック発生回路１３６，２３６に入力され
る２相のマスタークロックであり、このマスタークロッ
クＣＫ１、ＣＫ２からクロック発生回路１３６はＭＣＰ
ＵＩＯ動作のための基本タイミングを与える３相のクロ
ックＴ１．Ｔ２、Ｔ３を生成する。この３相クロツクの
繰り返し周期がマシンサイクル（最短の命令実行時間）
を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ
３はそれぞれ、ＴｌとＣＫ１．Ｔ２とＣＫ２．Ｔ３とＣ
Ｋ３の論理積信号である。オペレーションチー２千信号
はＭＣＰＵｌｏの制御用ＲＯＭ１０２のインストラクシ
ョン出力ラッチ１０２ａにＲＯＭ１０２からのインスト
ラクションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯと５ＣＰＵ２０に共
通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬ１．ラッチＬ２．ゲートｌ！４２〜１１５４はＭＣ
ＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に含
まれる回路要素である。ラッチＬｌにはＭＣＰＵＩＯの
実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ　
（ＲＯＭ１０２からの現命令に含まれる情報）がクロッ
クＴＩＣＫＩでラッチされる。メインプログラム（第４
ｖ！Ｊ）の実行中、ラッチＬ１の出力は次アドレスＢＮ
としてＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に
入力される。即ち、ラッチＬ１の出力はインバータ１１
４４．３状態インバータゲ−）１１４６（イネーブルさ
れている）を通ってＲＯＭアドレスデコーダ１０４への
アドレス入力ＢＮとなる。ここでインタラプト発生部１
１６からインタラプト信号ＩＮＴが発生すると、この信
号ＩＮＴを受けるＯＲゲート１１５４から、インバータ
１１４８を介してラッチＬｌの出力側にある３状態イン
バータゲー）１１４６をオフ（ハイインピーダンス）に
する信号が加えられ１代りに、ＯＲゲート１１５４から
の信号により、割込入ロ／戻先アドレス選択ゲー）１１
５０の出力側にある３状態インバータゲー）１１５２が
ゲート１１５０の出力をＲＯＭアドレスデコーダ１０４
のアドレス入力ＢＮに通す６割込入ロ／戻先アドレス選
択ゲー）１１５０はインタラプト信号ＩＮＴとラッチＬ
２からの出力信号を受けるＮＯＲゲート群で構成され、
′Ｈ″のインタラプト信号ＩＮＴ発生時に、インタラプ
ト処理ルーチン（第５図）の入口（エントリポイント）
を表わすオール“０”の信号を出力し、この信号は３状
態インバータゲー）１１５２で反転されて、オール“ｌ
”の信号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコーダ
１０４に入力される。そして次のオペレージ璽ンラッチ
信号により、制御用ＲＯＭ１０２からインストラクショ
ン出カラー、チ１０２ａにインタラプト処理ルーチンの
最初の命令がフェッチされる０以上により、ＭＣＰＵＩ
Ｏの制御がインタラプト処理ルーチンに移る。

更に、インタラプト発生部１１６からのインタラプト信
号ＩＮＴはクロック７２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はバスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退避）
してメインプログラムを中断させる。

更にインタラプト発生部１１６からのインタラプト信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロップ１３４２、ＮＡＮＤゲート１３４
４．Ｒ−Ｓフリップフロップ１３４６から成る。メイン
プログラムの実行中、Ｒ−Ｓフリップフロップ１３４６
はリセ）ト状態にある（Ｑ＝“Ｌ”）、なお１図示しな
いがＲ−Ｓフリップフロップ１３４６はシステムのパワ
ーオン時にリセット状態に初期化される。

インタラプト信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）１
３４４から反転されて出力され、Ｒ−Ｓフリップフロッ
プ１３４６をセットする。この結果、Ｒ−Ｓフリップフ
ロップ１３４６のＱ出力、即ち信号Ａが“Ｈ″から“Ｌ
”に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“Ｌ
”　（ＳＣＰＵ停止中を示す）から“Ｈ”　（ＳＣＰＵ
動作中を示す）に変化する。＠号Ａは、５ＣＰＵ２０に
おける次命令のアドレスＳＡＮをラッチするためのラッ
チＬ３にリセット解除信号（ラッチＬ３のイネーブル信
号）として入力される。この結果、ラッチＬ３は次のク
ロックＴｌＣＫ１のタイミングでバスＳＡＮに乗ってい
る５ＣＰＵプログラム（第６図）の最初の命令のアドレ
スをＳＢＮとして５ＣＰＵ２０のＲＯＭアドレスデコー
ダ２０４に入力する。このようにして、インタラプト発
生部１１６からのインタラプト信号ＩＮＴに応答して５
ＣＰＵ２０の動作が開始し。

第６図に示す音源処理が実行される。

５ＣＰＵ２０が音源処理の最後の命令を実行す６８．５
ＣＰＵ２０のオペレーション制御回路ｌ１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップ７０ツブ２１２２にりａツク
Ｔ２ＣＫ　１のタイミングで取り込まれた後、次のＴＩ
ＣＫＩのタイミング（次のダミー命令のラッチタイミン
グ）で動作するＮＡＮＤゲー）２１２４で反転され、ロ
ーパルスの動作終了信号Ｂとして５ＣＰＵリセット制御
部１３４のＲ−Ｓフリップフロップ１３４６をリセット
する。この結果、Ｒ−Ｓフリップフロップ１３４６のＱ
出力、即ち、信号Ａは“Ｌ”から“Ｈ″′に切り換り、
Ｑ出力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ１１作中
を示す“Ｈ″から５ＣＰＵ２０停止中を示す“Ｌ”に切
り換る。′Ｈ”レベルの信号Ａ（リセット信号）により
、ラッチＬ３の動作は禁止され、ラッチＬ３出力、つま
り、アドレスデコーダ２０４の入力はダミー命令の（Ｎ
ｏ？命令）のアドレスに固定される。このときラッチＬ
３の入力バスＳＡＮには５ＣＰＵ音＃ｌＬ理プログラム
（第６ｒＩＩＪ）の最初の命令のアドレス情報（ＮＯＰ
命令語に含まれる）が乗っている。

ＭＣＰＵＩＯはインクラブド処理ルーチン（第５図）の
５ＣＰＵ状君検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラブ１４３理ルーチンの最後の命
令の実行時に、オペレージ、ン制御回路ｌ１２から復帰
コマンド信号ＲＴのパルスを発生する。この信号パルス
ＲＴはＯＲゲート１６５４、インバータ１１４８を通っ
て、ラッチＬｌの出力側のアドレスゲー）１１４６４−
時的にオフし、代りに、ラッチＬ２に結合する割込入ロ
／戻先アドレス選択ゲー）１１５０の出力側にあるアド
レスゲー）１１５２を一時的に開く、この時点で、割込
入ロ／戻先アドレス遺択ゲー）１１５０はラッチＬ２に
退避してあった中断されたメインプロダラムの命令のア
ドレスを反転して通すインバータとして働き、このゲー
ト１１５０の反転出力が信号パルスＲＴによりインバー
タとして働く３状態ゲー）１１５２において再度反転さ
れる。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコー
ダ１０４には中断されていたメインプログラムの命令の
アドレスが入力され１次のオペレージ、ンラッチ信号に
より、制御用ＲＯＭ１０２からインストラクシ、ン出力
ラッチ１０２ａを介してその命令が取り出される。この
ようにして、ＭＣＰＵＩＯの制御はメインプログラムに
復帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のようなｌＩＩ車な管理インター
フェース構成を設けることで効率よく、確実に行うこと
ができる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケージ曹ンでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラプト処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラプト処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラプト
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータ奄更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラプト処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラプト処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラプト処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラプト処理ルーチン）に
渡す複数のデータがアル、エンベロープΔＸ（エンベｏ
−）演ｘａ期）、　加ｍフラク付エンベロープΔｙ（エ
ンベロープ変化分）目標エンベロープから成る二ンへロ
ープパラメータはその例である。データ源である外部デ
ータメモリ９０はエンベロープのセグメント（例えばア
タックセグメント、デイケイセグメント、サスティンセ
グメント等）ごとにエンベロープパラメータを記憶して
いる。ＭＣＰＵｌｏのメインプログラムは発音処理４−
９において、押鍵（ノートオン）あるいはインタラプト
処理ルーチンのチャンネル音源処理（第９ＦＩＩＪ）内
で検出されたエンベロープの目標値への到達（９−６，
９−７参照）に応答して所定のセグメントについてのエ
ンベロープパラメータ（新しい目標エンベローフ、エン
ベロープΔｘ、加減フラク付エンベロープΔｙ）を外部
データメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１
０６（または５ＣＰＵ内部ＲＡＭ２０６）の対応するチ
ャンネル音源処理レジズタにセットすることによって複
数のデータから成るエンベロープパラメータを更新する
必要がある。このような複数のデータはインタラプト発
生部１１６からのインタラプトを号ＩＮＴによってメイ
ンプログラムが中断される前に、メインプログラムにお
いて更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラプトをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラプトマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラプトマスク方式（第１６、第１７．第２〜第７
図） この方式によれば、インタラプト発生部１１６からのイ
ンタラプトはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部１？ＡＭのチャン
ネル音源レジスタ群にデータをセットする間、マスクさ
れて、ＭＣＰＵＩＯの制御がメインプログラム（第４図
）からインタラブト処理ルーチン（第５図）に移るのが
禁止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラプトマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取り出し、内
ｌｌＲＡＭ１０６内の転送バッファにセットする。

ここに転送バッファはデータ源とデータ目的地との間の
中間的な記憶部でありインタラプト処理ルーチン（ＪＦ
！　９　ｒＩ！Ｊ）によって参照されないＲＡＭ領域で
あるので、この時点でのインタラプトマスクは不要であ
る。転送バッファを設けた理由はデータ源であるメモリ
９０がＭＣＰＵＩＯと５ＣＰＵ２０によって共用される
外部メモリであり、そのデータアクセス時間が内部ＲＡ
Ｍ相互のデータ転送時間より長くなること等による。ブ
ロック１７−２の機能は外部データメモリ９０から内部
ＲＡＭ１００への複数のデータ転送命令を順次実行する
ことで処理される。

転送バッファからチャンネル音源用レジスタ群（インタ
ラプト処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される。このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラプト処理ルーチ
ン（第５図）に移行しないようにするため（あるいは５
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵｌｏはブロック１７−４に先
立ってブロック１７−３でインタラプトをマスクする命
令を実行する。このインタラプトマスク６４の実行中に
、ＭＣＰＵＩＯのオペレージ、ン制御回路１１２からロ
ーアクティブのマスク信号ＭＡＳＫが発生する。このマ
スク信号ＭＡＳＫはインタラプト発生部１１６からのイ
ンタラプト信号ＩＮＴをマスクして、インタラプト処理
ルーチン（第５図、第６図）への制御の移行を禁止する
ように作用する。この目的のため、第１６図において、
インタラプト発生部１１６に結合するマスク解除特機部
１５０が設けられる。マスク解除特機部１５０は図示の
ように結合したＲ−Ｓフリップフロップ１５０２、ＡＮ
Ｄゲー）１５０４、及びＤフリップフロップ１５０６を
含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ″レベルと
き、インタラプト発生部１１６からのインタラプト信号
ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセッ
トされ、その出力がＨ”のＭＡＳＫによりイネーブルさ
れているＡＮＤゲートを通って、Ｄフリップフロップ１
５０６にＴＩＣＫＩのタイミングで取り込まれ、このＤ
フリップフロップ１５０６の出力が、実際のインタラプ
ト信号Ａ−Ｉ　ＮＴとしてＭＣＰＵ　１０のＲＯＭアド
レス制御部１１４に入力される。その結果、５ＣＰＵ動
作ＭＭＩ−Ｈ了＊＃！、（１）ところで述へたように、
ＲＯＭアドレス制御部１１４のゲー）１１５２からＲＯ
Ｍアドレスデコーダ１０４にインタラプト処理ルーチン
（第５図）のエントリポイントのアドレスが入力される
とともに、次のメインプログラム命令のアドレスがバス
ＡＮからラッチＬ２に退避されて、ＭＣＰＵＩＯの制御
がインタラプト処理ルーチンに移行し、メインプログラ
ムは中断される。また、信号Ａ−ＩＮＴは５ＣＰＵリセ
ット制御部１３４に入力され、その結果、５ＣＰＵ動作
開始・終了機能のところで述べたように５ＣＰＵ２０の
プログラム（第７図）動作が開始する。Ｄフリップフロ
ップ１５０６からのＨレベルの出力はＲ−Ｓフリップフ
ロップ１５０２をリセットし、その結果、次のＴＩＣＫ
ＩのタイミングでＤフリップフロップ１５０６の出力（
マスク解除特機部１５０の出力）はＬレベルに切り換る
。

これに対し、＄１７図の１７−３に示すようにインタラ
プトマスク命令の実行により、オペレーションＭ御Ｕ路
１１２からローアクティブのマスり信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラプ
ト発生４１１１６からのインタラプト信号はＡＮＤゲー
）１５０４によってマスクされる。その結果、マスク解
除特機部１５０４はマスク信号ＭＡＳＫがローアクティ
ブの間、その出力Ａ−ＩＮＴをＬ”の割込禁止レベルに
し、ＲＯＭアドレス制御回路１１４の通常動作を継続さ
せ、ＭＣＰＵＩＯに対するメインプログラムの制御を続
行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラプト発生１！１１１６からイン
タラプト信号ＩＮＴが発生した場合にも中断されない、
これにより、インタラプト処理ルーチン（第５図、第６
図）は正しく更新さレタエンベロープパラメータを参照
でき、正しい演算結果（楽音波形データ）を得ることが
できる。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラプトマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ”レベ
ルに切り換る。複数のデータ転送を含むブロック１７−
４の実行中に、インタラプト発生部１１６からインタラ
プト信号が発生したような場合には、マスク解除特機部
１５０のＲ−Ｓフリップフロップ１５０２の出力によっ
て、このマスク解除命令の実行後にインタラプトの要求
が受は付けられ、上述したようにしてメインプログラム
が中断され、インタラプト処理ルーチンに制御が移行す
る。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラプト処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラプト処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ〜Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用１’ｌＯＭ　（本実施例の要素１０２に対応する
）からのロング命令語にはソースレジスタの行アドレス
（上の例でいえばＡ）、ディスティネーションレジスタ
の行アドレス（Ｂ）、最初のデータ転送に係るレジスタ
の列アドレス（０）、最後のデータ転送に係るレジスタ
の列アドレス（３）の情報が含まれる。ＲＡＭアドレス
制御部（本実施例の要素１０５に対応する）はロング命
令の実行に適するように構成され、列アドレスを最初の
転送の列アドレスから最後の転送の列アドレスまでデー
タ転送の都度、ｌずっ更新するカウンタ（その出力がＲ
ＡＭの列アドレス入力に順次加えられる）と、すべての
データ転送が完了したことを検出するためカウンタ出力
と最後のデータ転送の列アドレス値とを比較し、一致し
たときにロング命令実行完了信号を発生する一致回路と
を含んでいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５．２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラプト信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマツプを示し、第２０図にロング命令（単
一転送命令）と複数の転送命令との動作の比較を示し、
第２１図にロング命令を使用したエンベロープパラメー
タの転送に関連するフローチャートを示す。

第１８図において、インタラプト発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラプト信号によるメインプログ
ラムの中断を禁止する。転送終了時ａＩ！部１５２は図
示のように結合されたＲ−Ｓフリップ７＋ｆｆ−／プ１
５２２、ＡＮＤゲート１５２４、Ｄフリップフロップ１
５２６から成り、Ｄフリップフロップ１５２６の出力（
転送終了特機部１５２の出力）が実際に作用するインタ
ラプト信号Ａ−Ｉ　ＮＴとしてＲＯＭアドレス制御部２
１４と５ｃｐｕリセット制御部１３４に結合している。

ＡＮＤゲー）１５２４に入力される信号〜ＬＯＮＧがＬ
”の間は、インタラプト発生部ｌ１６からインタラプト
信号ＺＮＴが発生しても、Ｄフリップフロップ１５２６
の出力はＬ”のままであり、ＲＯＭアドレス制御部２１
４と５ＣＰＵリセット制御部１３４はインタラプト信号
ＩＮＴの作用を受けない、ここに、信号〜ＬＯＮＧはロ
ング命令の実行中に“Ｌ″となる信号であり、ロング命
令の実行完了に伴ってＲＡＭアドレス制御部１０４の一
致回路から発生するロング命令実行完了信号に応答して
“Ｈ”に復帰する。信号〜ＬＯＮＧのレベルが“Ｈ”の
ときには、インタラプト発生部１１６からのインタラプ
ト信号ＩＮＴは転送終了特機部１５２を通ってＲＯＭア
ドレス制’１１１ｇ２１４ト５ＣＰＵ！Ｊセｙ　トｆ１
１１１部１３４１．：作用し、ＭＣＰＵＩＯの制御をメ
インプログラム（第４図）からインタラプト処理ルーチ
ン（第５図）に移行させ、５ＣＰＵ２０のプログラム（
第６図）動作を開始させる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラプト処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンベロープ処理ザブルー
チン（第２１図）が設定（更新）するエンベａ−プパラ
メータはエンベロープΔχ用タイマー、新目標エンベｃ
ｒ−フ。

ｊエンベロープΔｘ、１ｌｌｏ１１フラグ付エンベロー
プΔｙである０本実施例において、これらのエンベロー
プパラメータのデータ源は外部メモリ９０（第１　図）
にある、エンベロープパラメータの更新の際に（２１−
１）、外部データメモリ９０から内部ＲＡＭ１０６．２
０６のチャンネル音源データ領域への直接の転送は望ま
しくないので、外部データメモリ９０かものエンベロー
プパラメータはいったん内部ＲＡＭ１０Ｂ内の転送用バ
ッフγ領域に移しく２ｌ−２）、次に、転送用バッファ
領域からチャンネル音源データ領域に移す（２１−３）
。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
γ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベａ−プパラメータ
の転送用バッファ領域は、レジスタＸ４〜ｘ７の連続領
域にマツピングされエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされている。したがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
きには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラプ
ト信号ＩＮＴがインタラプト発生部１１Ｂから発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラプト信号の
作用がＩ’ｌＯＭアドレス制御部１１４．５ＣＰＵリセ
ット制御部１３４に波及しない（第２０図（Ｂ）参照）
、この結果、チャンネル音源データ領域のエンベロープ
パラメータが全て正しい更新値に変更された後にインタ
ラプト処理ルーチンが開始するので、その演算結果（楽
音波形データ）が正しい値を示し、誤りのない動作が保
証される。

これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で１例えば、第２０９（Ａ）に示すように転
送命令ｌの実行中にインタラプト信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラプ
ト処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果、インタ
ラブ）ＩＬＪＩルーチンの処理結果（楽音波形データ）
は誤った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラプトマスク命令
、インタラプト解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクシ、
ン出カラー２千１０２ａの動作を禁止する手段を使用し
てもよい、即ち、制御用ＲＯＭ１０２からラッチ１０２
ａを介して与えられるロング命令語に含まれるモード信
号（命令がロングであることを示している）によって、
インストラクション出力ラッチ１０２ａ、２０２ａに加
えるオペレーションラッチ信号の発生を禁止し、ロング
命令の実行完了信号に応答して次のマシンサイクルでオ
ペレーションラッチ信号を発生する回路をオペレージ、
ン制御回路１１２内に設ければ、インタラプト信号ＩＮ
Ｔがロング命令の実行中に発生しても制御用ＲＯＭ１０
２．２０２からインタラプト処理ルーチンの最初の命令
語はロング命令の実行が終了するまではインストラクシ
ョン出力ラッチ１０２ａ、２０２ａにフェッチされない
（したがって実行もされない）ので実施例と同様の効果
が得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯから５ＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えもれている。従来技術ではこの種のインター
ＣＰＵデータアクセスに時間がかかる問題がある。従来
技術ではアクセスを要求するＣＰＵからアクセスを要求
されるＣＰＵに対し、要求信号を与える。アクセスを要
求されるＣＰＵはこの要求信号に対し、ただちに要求側
ＣＰＵからのデータアクセスを許可する承認信号を発生
することはできず、実行中のオペレージ、ンが完了する
まで承！！信号の発生を遅延させる。したがって、従来
のインターＣＰＵデータアクセス方式は高速処理が要求
されるアプリケージ、ンにおける障害の１つとなってい
る。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ＣＰＵ停　モード利用方式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラプ
ト処理ルーチン（第５図）の開始と同時に開始し、ＭＣ
ＰＵＩＯのインタラプト処理ルーチンが終了する前に終
了する。したがって、ＭＣＰＵＩＯにおいてメインプロ
グラム（第４図）が動作している間は５ＣＰＵ２０は停
止モード（リセット状ｔ！ｉ）にある、第２図に示すよ
うに停止モード中では、リセット制御部１３４からの信
号Ａが“５ＣＰＵ停止中”を示す“Ｈ”レベルになる。

この信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭ
７ドレス制御部２１４の動作が停止し、ＲＡＭアドレス
制御部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２から
のＲＡＭアドレスバスＳＡではなく、ＭＣＰＵＩＯから
バスゲート１２８を介してＲＡＭアドレスバスＭａに結
合してＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６の
指定アドレスを受けるように動作モードが設定され、Ｒ
ＡＭデータに切り換え部２４０は５ＣＰＵ２０のオペレ
ーション結果（ＡＬＵ部２０８出力または乗算器２１０
出力）を運ぶデータバスＤＢではなくＭＣＰＵＩＯから
のデータを運ぶデータバスＤ　ＯＵＴ　にＲＡＭ２０６
のデータインを結合する動作モードに設定され、ライト
信号切り換え部２４２は５ＣＰＵオペレ一シヨン制御回
路２１２からのリード／ライト制御信号ではなくオペレ
ーション制御回路１１２からのリード／ライト制御信号
ＣをＲＡＭ２０６のリード／ライト制御入力に結合する
動作モードに設定される。このように停止状態のとき、
５ＣＰＵ２０はＭＣＰＵｌｏによってデータアクセスが
可能な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることかでさる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状Ｌ！ｉ（音源処理完了）
の確認、即ちＭＣＰＵオペレーション制Ｗ回路！１２に
おける５ＣＰＵリセット制御部１３４からの５ＣＰＵ状
態フラグの検査はＭＣＰＵＩＯのインタラプト処理ルー
チン（第５図）のなかで１回だけ行えばよい（５−３参
照）、いったん停止状態が確認されれば、次のインタラ
プト信号ＩＮＴが発生するまで、再度の確認をする必要
なしに、−命令の実行で、ＭＣＰＵＩＯはＳＣＰυ２０
の内部ＲＡＭ２０Ｂをアクセスできる。したがって、従
来に比べ、５ＣＰＵ２０へのデータアクセスに要する時
間が大幅に短縮される。

瞬　強制アクセス　式　第２３〜Ｎ４２５図）この方式
はデータアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０
との間で従来のようなアクセスの要求と承認という手続
を踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タア
クセス時に５ＣＰＵ２０の動作を強制的に一時停止させ
、その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２
０６にアクセスするものである。この方式によれば、Ｍ
ＣＰＵ　１０は任意のときに５ＣＰＵ２０の状態を調べ
る必要なしに５ＣＰＵ２０を高速に（−命令実行で）ア
クセスできる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５Ｃ
ＰＵ動作開始終了機能に関する要素（第２図の５ＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセ、ト制御回路１３４からの５ＣＰＵ動作起動／停
止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭアドレ
ス制御部２１４にのみ供給すれば十分である。第２３図
と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強制ア
クセスに関する動作のタイムチャートを第２５図に示す
。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２Ｍから出
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵＩ
Ｏのクロック発生回路１３６と５ＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
Ｋ１．ＣＫ２を受けるが、出力するクロックのタイミン
グは独立である。ＭＣＰＵＩＯではクロック発生回路１
３６からの３相のクロック信号Ｔ１、Ｔ２、Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ。

方、５ＣＰＵ２０ではクロック発生回路２３６Ｍからの
３相のクロック信号ＳＴＩ、Ｓｒ１、Ｓｒ１の一周期で
そのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵｌｏに関するクロックＴ１のタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳＴ２のタイミングに一致している０両ＣＰＵ
１ｉ＃で取り得る他のタイミング関係はＴＩがＳＴＩに
一致する関係とＴｌがＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内部ＲＡＭ２０６をアクセスできるよう
に、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定アドレ
スに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ２０６
に対するアドレス制御部２０４、データイン切り換え部
２４０．及びライト信号切り換え部２４２の各動作モー
ドを“５ＣＰＵ側”から“ＭＣＰＵＩＩＩ″に切り換え
る機能を有する。このために、５ＣＰＵアクセス信号は
これらの要素１２８．２０４．２４０．２４２の動作モ
ードを選択する制御入力にＤフリップフロップ２５０と
ＡＮＤゲート２５２とから成る遅延回路を介して結合し
ている。このようなアクセス可能状態の下で、ＭＣＰＵ
　１０はバスゲート１２８、ＲＡＭアドレス制御部２０
４を介して５ＣＰＵ内部ＲＡＭ２０６をアドレッシング
し、リードアクセスの場合には５ＣＰＵ内部ＲＡＭ２０
６から出力されるデータをバスゲート１３２を介してＭ
ＣＰＵ内部ＲＡＭ１０６に読み込み、ライトアクセスの
場合には、バスゲー）１３０を介して書き込みデータを
データバスＤ　０ＬＩＴに乗せ、５ＣＰＵ内部ＲＡＭ２
０６にライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレージ、ンを中断する場合に、オペレ
ージ、ンの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレージ、ンの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するう、チ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（ｗ４１オペランド
）を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０
６ｂはＲＡＭ２０６からの被演算数（第２オペランド）
を５Ｔ２ＣＫ１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵＩＯは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵｌｏではこの
データ書込オペレーションの最初のタイムスロットＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す０次のタ
イムスロットＴ２ｆＭＣＰＵ１０は５ＣＰＵ内部ＲＡＭ
２０６を７ドレツシングする。最後のタイムスＯｙ　）
　Ｔ　３　？　Ｍ　ＣＰ　Ｕ　１０は５ＣＰＵ内部ＲＡ
Ｍ２０Ｂにライト信号Ｃを与えてＲＡＭ２０６にデータ
を書き込む、５ＣＰＵ２０偏にとってＭＣＰＵ　１０カ
らの５ＣＰＵアクセス信号Ｄ　ｔ＊　ｓ　ｃＰＵ２０の
オペレージ、ン２がタイムスロットＳＴ２に移るときは
アクティブに変化している。このオペレーション２は５
ＣＰ０２０のＲＡＭ２０６にある被演算数と演算数をＡ
ＬＵ部２０８または乗算器２１０で演算するような命令
のオペレージ璽ンであり得る。ＭＣＰＵｌｏからの５Ｃ
ＰＵアクセスタイムの直前のタイムスロットであるオペ
レーション２の最初のタイムスロットＳＴＩで５ＣＰＵ
２０はＲＡＭ１０６から演算数のデータを取り出し、そ
のデータをりａツクＴＩＣＫＩにより演算数ラッチ１０
６ａにラッチしている０ＭＣＰＵｌ０からの５ＣＰＵア
クセス信号りが発生しなければ、５ＣＰＵ２０は次のタ
イムスロットＳＴ２でＲＡＭ１０Ｂから被演算数を取り
出して被演算数ラッチ１０ｂにラッチし、最後のタイム
スロッ）Ｓｒ１でＡＬＵ部１０８または乗算器１１０で
演算を実行してＲＡＭ１０６の被演算数レジスタに書き
込む、実際には図示のようにオペレージ、ン２の最初の
タイムスロットＳＴＩに続いてＭＣＰＵＩＯからの５Ｃ
ＰＵアクセス信号りが発生している。この場合、１つの
対策はオペレージ、ン２の残り２つのタイムスロットＳ
Ｔ２とＳｒ１で実行すべき処理を５ＣＰＵアクセス信号
Ｄが除去されるまで、即ちＭＣＰＵＩＯの５ＣＰＵアク
セスオペレーシヨンが終了するまで中断することである
。この方式でもＭＣＰＵＩＯは５ＣＰＵ２０をアクセス
するオペレーションを最短時間（ＭＣＰＵＩＯの内部Ｒ
ＡＭ１０６をアクセスするのと同じ時間）内に実行で♂
るが、５ＣＰＵ２０にとっては最適ではなくＭＣＰＵＩ
Ｏからの５ＣＰＵアクセスオペレーシヨンの都度、５Ｃ
ＰＵ２０のオペレーションがタイムスロット３つ分遅延
されることになる。都合のよいことに、ＭＣＰＵＩＯの
５ＣＰＵアクセスオペレーシヨンの最初のタイムスロッ
トＴ１で実行される処理はＳＣＰυ２０に影響を与えな
い処理である。この特徴を利用し、実施例ではＭＣＰＵ
ＩＯから５ＣＰＵアクセス信号りが与えられても、ＭＣ
ＰＵ　１０のタイムスロットＴＩの間は、５ＣＰＵ２０
自身のオペレージ、ンが継続できるようにして、５ＣＰ
Ｕ２０の動作遅れをできるだけ短かくしている。第２５
図の例でいえば、５ＣＰＵ２０はＭＣＰＵＩＯの５ＣＰ
Ｕデータ書込オペレーシヨンの最初のタイムスロットＴ
Ｉの間に、ＲＡＭ２０６から被演算数のデータを取り出
し、ラッチ２０６ｂにクロック５Ｔ２ＣＫ１を与えて被
演算数をラッチさせている。その後、５ＣＰＵクロック
発生回路２３６の動作は５ＣＰＵアクセス信号りが除去
されるまで停止し、５ＣＰＵ２０は待ち状態に置かれる
。そしてこの待ち状態の間、５ＣＰＵ２０の要素１２８
．２６４．２４０．２４２は５ＣＰＵアクセス信号りに
より“ＭＣＰＵ１１″に切り換えられ、ＭＣＰＵＩＯの
５ＣＰＵデータ書込オペレージ、ンにおけるタイムスロ
ットＴ２、Ｔ３に関す６処１Ｍが実行されて５ｃＰＵ内
ｍＲＡＭ２０ＢにＭＣＰＵＩＯからのデータが書き込ま
れる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロック発生回路２３６は動作を再開し
、クロックＳＴ３を“Ｈ′″に変化させる、更に、５Ｃ
ＰＵアクセス信号りの除去により、５ＣＰＵ２０の要素
１２８．２０４．２４０．２４２が“５ＣＰＵＩＩ−に
戻され、５ＣＰＵ２０自身の動作が可能な状態になる。

そこで５ＣＰＵ２０はこのタイムスロットＳＴ３におい
て、ＡＬＵ部２０８または乗算器２１０の演算出力をＲ
ＡＭ２０６に書き込んでオペレージ璽ン２の残りの部分
を実行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレー
シヨンの都度、中断される時間はタイムスロー、ト２つ
分だけである。

なお、ＭＣＰＵ　１０が５ＣＰＵ２０の内部ＲＡＭ２０
６からデータを読み出すリードアクセスオペレージ、ン
の場合、そのタイムスロットＴ２でＭＣＰＵ　１０は５
ＣＰＵ内部ＲＡＭ２０６を７ドレツシングし、タイムス
ロットＴ３でＭＣＰＵ内ｌｌＲＡＭ１０６を７ドレツシ
ングして５ＣＰＵ内部ＲＡＭ２０６からのデータをバス
ゲート１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り
込む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短時間内で実行でき、待ち時間命令を実行する必
要がない、更に。

瞬時強制アクセス方式によれば、５ＣＰＵ２０のオペレ
ーションを途中で中断し、ＭＣＰＵＩＯの５ＣＰＵアク
セスオペレーシヨン後に、中断されたところからオペレ
ーションを再開できる。したがって、ＭＣＰＵＩＯは５
ＣＰＵ２０に対するアクセスに先立って５ＣＰＵ２０の
状態を検査する必要はなく、任意のときに、例えば、イ
ンタラプト処理ルーチン（第５図）中でも自由に５ＣＰ
Ｕ２０をアクセスすることができる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと。

５ＣＰＵ２０からの外部データメモリ９０アクセスをサ
ポートする手段が必要である。更に、外部データメモリ
９０を共用化する場合においてＭＣＰＵＩＯと５ＣＰＵ
２０とが外部データメモリ９０を同時にアクセスを試み
ることを許容するのが望まれる。ＭＣＰＵｌｏと５ＣＰ
Ｕ２０との間で外部データメモリ９０に対する使用権（
トークン）を交換する機能を設けることにより、ＭＣＰ
ＵＩＯと５ＣＰＵ２０が同時には外部データメモリ９０
をアクセスしないようにすることもできるが、トークン
の手続は外部データメモリアクセスのための準備時間を
占めるので、外部データメモリアクセスに要するトータ
ルの時間が長くなり、効率的でない、一方、ＭＣＰＵｌ
ｏと５ＣＰＵ２０による外部データメモリ９０の同時ア
クセスを許容する場合、メモリ９０自体は物理的に同時
アクセス不能であるので、同時アクセスによるアクセス
競合を解消する手段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラー、チ３０Ｍ、ア
ドレス切り換え回路４０、アドレス変換回路６０を介し
て外部メモリ９０のアドレス入力に結合ぎれており、外
部メモリ９０からのデータ出力はデータ変換回路７０、
ＭＣＰＵ外部メモリデータラ−、チ８０Ｍ、データバス
ＭＤを介してＭＣＰＵＩＯに結合されている。一方、５
ＣＰＵ２０からの外部メモリアドレス情報はアドレスバ
スＳＡ、５ＣＰＵ外部メモリアドレスチッチ３０５、ア
ドレス切り換え回路４０、アドレス変ＩＩ！回路６０を
介して外部メモリ９０のアドレス入力に結合されており
、外部メモリ９０からのデータ出力はデータ変換回路７
０．ＳＣＰＵ外部メモリデータラッチ８０Ｓ、データバ
スＳＤを介して５ＣＰＵ２０に結合されている。そして
、ＭＣＰＵＩＯと５ＣＰＵ２０からの外部データメモリ
アクセス要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰ
Ｕ−ｒｏｍａを受けるメモリ装置競合回避回路５０によ
り、上記ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、
ＳＣＰＵ外部メモリアドレスチッチ３０Ｓ、アドレス切
り換え回路４０、ＭＣＰＵ外部メモリデータラッチ８０
Ｍ、ＳＣＰＵ外部メモリデータラッチ８０Ｓが制御され
るようになっている。このメモリ装置競合回避回路５゜
に上述したアクセスの競合を回避する機能が含まれてい
る。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に１ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵリセット信号５ＲＥＳ　Ｃ第１図において
図示省略）が結合する０ＭＣＰＵリセ、ト信号ＭＲＥＳ
はセットリセット回路（Ｒ−Ｓフリップフロップ）５０
２とその出力に結合するセットリセット回路５０６をリ
セットし、信号ＭＣＰＵ−ｒｏｍａは、セットリセット
回路５０２をセットする。セットリセット回路５０２は
ＭＣＰＵｌｏからのアクセス要求を一時記憶し、出力側
セットリセット回路５０６はセット状態において、ＭＣ
ＰＵｌｏからのアクセス要求が受は付けられて外部メモ
リデータアクセス制御信号発生回路５１０を介してアク
セスのオペレーションが実行中であることを示す、同様
に５ＣＰＵリセット信号５ＲＥＳはセットリセット回路
５０４とその出力に結合するセットリセット回路５０８
をリセットし、信号５ＣＰＵ−ｒ　ｏｍａはセットリセ
ット回路５０４をセットする。セットリセット回路５０
４は５ＣＰＵ２０からのアクセス要求を一時記憶し、出
力側セットリセット回路５０８はセット状態において５
ＣＰＵ２０からのアクセス要求が受は付けられアクセス
のオペレージ、ンが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセット状態の出力“Ｈ″は５ＣＰＵアクセ
ス実行セットリセット回路５０８がセット状態でないこ
とを条件として、即ち、５ＣＰＵ２０のアクセスオペレ
ージ璽ンが実行中でないことを条件として（値入力が５
０８からのインパータ５２２を介した反転入力に結合す
るＡＮａゲ−）５２４を介して）ＭＣＰＵアクセス実行
セ実行セラトリセフ５０６をＭＣＰＵアクセス実行状態
にセットし、このＭＣＰＵアクセス実行セ実行セラトリ
セフ５０６をセットする信号により、ＯＲゲー）５１２
　（値入力がリセット信号ＭＲＥＳに結合する）を介し
てＭＣＰＵアクセス要求セットリセット回路５０２をリ
セットする。同様に、５ＣＰＵアクセス要求セットリセ
ット回路５０４のセット状態の出力“Ｈ″はＭＣＰＵア
クセス実行セ実行セラトリセフ５０６がセット状態でな
いことを条件として、即ちＭＣＰＵＩＯのアクセスオペ
レーションが実行中でないことを条件として（値入力の
１つが５０６からのインバータ５２０を介した反転入力
に結合するＡＮＤゲート５２６）を介して５ＣＰＵアク
セス実行セットリセット回路５０８を５ＣＰＵアクセス
実行状態にセットし、この５ＣＰＵアクセス実行セット
リセット回路５０８をセットする信号により、ＯＥゲ−
）５１６　（値入力がリセット信号５ＲＥＳに結合する
）を介して５ＣＰＵアクセス要求セットリセット回路５
０４をリセットする０以上の構成により、片方のＣＰＵ
（例えば５ＣＰＵ２０）からアクセス要求があっても、
他方のＣＰＵ（ＭＣＰＵｌｏ）に関するアクセスオペレ
ーションが実行中のときは、その実行が完了するまでは
アクセスを要求したＣＰＵ　（ＳＣＰＵ２０）に関する
アクセスオペレーションは実行されない、これにより、
アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵｌｏのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレージ璽ンを実行
している。このために１ＭＣＰＵ７クセス要求セツトリ
セツト回路５０２がセット状態のときはその出力信号“
Ｈ″によりインへ−夕５２５を介してＡＮＤゲート５２
６を禁止しており、セットリセット回路５０２がセット
中のとぎは５ＣＰＵアクセス要求セットリセット回路５
０４がセット状態でも５ｃＰＵアクセス実行セットリセ
ット回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１Ｏは、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メ・モリデータアクセス制御信号発生回路５１０から
出力される信号ＣＥとＯＥは外部メモリ７からデータを
出力するための制御信号であり、信号ＭＤＬはＭＣＰＵ
外部メモリデータラッチ８０Ｍに外部メモリ９０からの
データをラッチするための制御信号であり、信号ＳＤＬ
は５ＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ
９０からのデータをラッチするための制御信号である。

外部メモリデータアクセス制御信号発生回路５１０はア
クセスオペレーションの実行を終了するとＥＨ１１号を
発生する。このＥＨ１１号により、セット状態にあった
アクセス実行セットリセット回路はリセットされる。即
ち、ＥＨ１１号は値入力がセットリセット回路５０６の
出力に結合するＡＮＤゲート５２８と値入力がＭＣＰＵ
リセット信号ＭＲＥＳに結合するＯＲゲート５１４を介
してセットリセット回路５０６のリセット入力に結合し
、また値入力がセットリセット回路５０８の出力に結合
するＡＮＤゲート５３０と値入力が５ＣＰＵリセット信
号５ＲＥＳに結合するＯＲゲー）５１８を介してセット
リセット回路５０８のリセット入力に結合する。

５ＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、５ＣＰＵ２０のア
クセスオペレージ。

ンが実行中のときに、５ＣＰＵ外部メモリアクセス用ア
ドレスチッチ３０５からの５ＣＰＵアドレスを選択し、
その他の場合はＭＣＰＵ外部メモリアクセス用アドレス
ラッチ３０ＭからのＭＣＰＵアドレスを選択する。

＠２７Ｗ（７）１１合、ＭＣＰＵＩ　Ｏと５ＣＰＵ２０
は″ＭＣＰＵオペレーションのｒ　ｏｍａ　　　″５Ｃ
ＰＵオペレージ璽ンのｒ　ｏｍａ″′に示すように同時
に外部メモリ９０に対するアクセスを要求している。こ
のｒｏｍａ命令のオペレーションにおいて、ＭＣＰＵＩ
ＯはアドレスバスＭＡにアドレス情報を送出し、信号Ｍ
ＣＰＵ−ｒｏｍａを出力してＭＣＰＵ外部メモリアクセ
ス用アドレスラッチ３０Ｍにアドレス情報をラッチさせ
、同様に５ＣＰＵ２０はアドレスバスＳＡにアドレス情
報を送出し、信号ＳＣＰＵ−ｒｏｍａを出力しテ５ＣＰ
Ｕ外部メモリアクセス用アドレスチッチ３０３にアドレ
ス情報をラッチさせる。同時に発生するＭＣＰＵ−ｒｏ
ｍａ信号とＳＣＰＵ−ｒｏｍａ＠号により、メモリ装置
競合回避回路５０のＭＣＰＵアクセス要求セットリセッ
ト回路５０２と５ＣＰＵアクセス要求セットリセット回
路５０４は同時にセットされる。これに対し、上述した
ＭＣＰＵアクセス優先論理に従い、ＭＣＰＵアクセス実
行セットリセット回路５０６がただちにセット状態に変
化し、それにより外部メモリデータアクセス制御信号発
生回路５１０が外部メモリ９ｏに対するＭＣＰＵＩＯの
アクセスオペレーションを実行する。この時点でアドレ
ス切り換え回路４ｏはＭＣＰＵＩＯからのアドレス情報
を選択している。ＭＣＰＵｌｏのアクセスオペレージ１
ンの期間を第２７ｖ！Ｊの左方の期間文で示す（なお、
回路５１０は２相のマスタークロックＣＫ１．ＣＫ２で
動作するが、第２６ｒＩ！Ｊでは図示を省略しである）
、外部メモリデータアクセス制御信号発生回路５１０は
期間ｎでチップイネーブル信号ＣＥをローアクティブに
し、期間ｎの後半の期間ｍで出力イネーブル信号ＯＥを
ローアクティブする。したがって、この期間ｍにおいて
外部メモリ９０からＭＣＰＵＩＯが要求したデータが出
力され、この期間ｍ内に外部メモリデータアクセス要求
信号発生回路５１０から発生する信号ＭＤＬによりこの
出力データがＭＣＰＵ外部メモリデータラッチ８０Ｍに
ラッチされる。これにより、外部メモリデータアクセス
要求信号発生回路５１０のＭＣＰＵＩＯのためのアクセ
スオペレージ、ンは完了するので、回路５１Ｏはエンド
信号ＥＮＤを出力する。これにより１ＭＣＰＵ７クセス
実行セットリセット回路５０６はリセットされ１代りに
５ｃＰＵアクセス実行セットリセット回路５０８がセッ
トされる。これにより信号ＭＳＥＬは５ＣＰＵアドレス
選択を示すＬ”レベルに変化し、アドレス切り換え回路
４０は５ＣＰＵ２０からのアドレスを選択して外部メモ
リ９０を７ドレツシングする。更に、５ＣＰＵアクセス
実行セ、トリセット回路５０８からのセット信号に応答
して外部メモリデータアクセス８１１１Ｍ号発生回路５
１０が５ＣＰＵ２０のためのアクセスオペレーションを
実行する。この期間を第２７ｇの右側の期間見で示す、
このオペレーションにおいて外部メモリデータアクセス
制御信号発生回路５１０は信号ＣＥをローアクティブに
し、その後半の期間ｐで信号ＯＥをローアクティブにし
て５ＣＰＵ２０の要求したデータを外部メモリ９０から
出力させ、その出力中に信号ＳＤＬを発生してＳＣＰＵ
外部メモリデータラッチ８０３に５ＣＰＵ２０の要求し
たデータをラッチさせる。これにより、外部メモリデー
タアクセス制御信号発生回路５１０の５ＣＰＵ２０のた
めのアクセスオペレーションは完了するので同回路５１
０はエンド信号ＥＮＤを出力して５ＣＰＵ７クセス実行
セットリセット回路５０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０５の出力データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０．２０はｒ　ｏｍａ命令（
外部メモリアクセス要求命令）を実行後。

メモリ装置競合回避回路５０が両ＣＰＵのためのアクセ
スオペレーションを実行する所定の期間２皇だけ待てば
要求したデータを得ることができ、アクセス競合の問題
が解消される。更に、待機時間が一定（２！ｌ）　す１
７）テ、各ＣＰＵＩＯ５ｚ０はこの期間を他の命令の実
行に使用することができ、プログラム命令の実行効率が
最適化される。

なお、ＭＣＰＵ−ｒｏｍａ信号とＳＣＰＵ−ｒｏｍａ＠
号のタイミング関係がその他のタイミング関係となる場
合については図示を省略しているが、いかなる場合でも
、各ＣＰＵｌ０．２０はｒｏｍａ命令を実行後、所定の
期間２文待てばその時点で既に各ＣＰＵの外部データラ
ッチには要求したデータがラッチされているので、その
データの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
ＦＩ！Ｊ、第ｔｒｌ！Ｊ）＞ 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（Ｗデータから抽出され
る所望の情報）を作成することがしばしば望まれる。特
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、演算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ変換手続に時間がかかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０，２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０６．２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため、ＣＰＵｌ０．２０と外部メモリ９０との間のア
ドレス径路上にアドレス変換回路６０が設けられ、また
外部メモリ９０とＣＰＵｌ０１２０との間のデータ径路
上にデータ変換回路７０が設けられ、各変換回路６０．
７０はｒ　ｏ　ｍ　ａ命令の実行時にＣＰＵｌ０１２０
から与えられる制御信号に応答して所望の変換を実行す
る。

第２８図に外部メモリアクセス命令ｒ　ｏｍａのリスト
を示す、第１の命令ｒｏｍａｏは変換なしの転送命令で
あり、これに対し、アドレス変換回路６０はＣＰＵｌ０
．２０から与えられる入力アドレスをそのまま出力アド
レスとして外部データメモリ９０に通し、データ変換回
路７０も外部データメモリ９０からのデータ（１６ビー
／　）データ）を無変換で通してＣＰＵｌ０１２０に渡
す。

この無変換転送命令ｒｏｍａｏではＣＰＵｌ０゜２０か
ら変換回路６０．７０に与えられる変換制御用の信号Ｒ
１，Ｒ２，Ｒ３はいずれも″Ｌ″レベルとなる。

第２の命令ｒｏｍａｌは特殊波形の読み出しに適した命
令である。この命令に対し、アドレス変換回路６０はＣ
ＰＵｌ０１２０から送られてきた入力アドレスの第１３
ビツトＡ１２が“０″のときは下位１２ビツトを無変換
で通すが第１３ピツ）Ａ１２が１″のときは下位１２ビ
ツトを反転させる。なお、アドレス変換回路６０の出力
アドレスの第１３ビツトは入力アドレスの第１３ビツト
ＡＩ２の値にかかわらず“θ″に固定される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０１２０に送るデータの第１３ビツト
Ｄ１２とするとともにＡ１２が“１″のとき下位の１２
ビツトデータを反転する形式で外部メモリ９０からのデ
ータを変換する。したがって、外部メモリ９０のアドレ
ス領域ｏｏｏｏ〜０ＦＦＦに第２８図に示すような有効
データビット数１２の特殊波形データ（ｏ　ｏ　ｏ　。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００−ＩＦＦＦの範囲について
繰り返し実行した場合に、アドレス変換回路６０から出
力される外部メモリアドレスはいったん００００から０
ＦＦＦに進み、この間、データ変換回路７０は外部メモ
リ９０からのデータをそのまま通し、その後、アドレス
変換回路６０の反転動作により、外部メモリ９０へのア
ドレスは０ＦＦＦからｏｏｏｏに後進し、この間、デー
タ変換回路７ｏは外部メモリ９ｏから出力されるデータ
の下位１２ビツトを反転し、第１３データピツ）Ｄ１２
を“ｌ”にして変換されたデータを出力する。結局、Ｃ
ＰＵｌ０１２０がアドレスをｏｏｏｏ〜Ｉ　ＦＦＦに動
かして命令ｒ。

ｍ　ａ　１を繰り返し実行した場合に、ＣＰＵｌ０１２
０が実際に受は取る波形は第２８図のｒｏｍａｌの欄の
右方に示すような波形となる。この変換波形は左方に示
す外部メモリ９０内の原波形を所定の態様で延長した繰
り返し波形（アドレス０ＦＦＦ、データ０ＦＦＦの点に
ついて対称な波形）である、この結果、記憶容量の点に
ついていうと、変換波形のデータ自体を予め外部データ
メモリ９０に記憶させる方式に比べ、波形データ記憶容
量が半分になる利点がある。この命令ｒ　ｏｍａｌの場
合、制御信号Ｒ１，Ｒ２、Ｒ３のうちＲ１のみが“Ｈ″
レベルなる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半Ｍ
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ″レベルなる。

外部データメモリ９０の１アドレス（１語）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツトＡ１５が“Ｏ”のときは、外部データ
メモリ９０からの１６とットデータのうち、下位の８ビ
ツトを残し、上位の８ビツトを“０”にマスクする変換
を実行し、Ａ１５が“ｌ”のときは外部データメモリ９
０から１６ビツトデータのうち、上位の８ビツトを下位
８ビツトにシフトする（残った上位８ビツトはマスク）
変換を実行する。また、データ変換回路７０において入
力アドレスの第１６ビツトＡ１５を制御信号として使用
しているので１アドレス変換回路６０ではＡ１５の値に
かかわらず出力アドレスの第１６ビー７トを所定値′０
″にマスクする。なお、この場合において外部データメ
モリ９０からの１６ビツト情報の上位８ビツトと下位ビ
ットとの関係は、１つのデータ（例えば位相データ）に
おける上位データ部分（例えば整数部）と下位データ部
分（例えば小数部）のような関係であってもよいし、異
なるｚｌｉ類の８ビツトデータ（例えばレートデータと
レベルデータ）の各々であるような独立な関係であって
もよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ″レベルなる。この命令に対し、データ変換回路
７０は外部メモリ９０からの１６ビツトデータのうち、
ｂｆｔ１５はそのままにして上位１２ビツトのｂｉｔ１
５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下位
の３ビツトｂｉｔ２〜ｂｉｔＯを０にマスクする変換を
行う、ここに、外部メモリ９０の１６ビツトデータのう
ち上位１２ビツトは例えばｂｉｔ１５を符号ビットとす
る波形データであり、下位４ビツトは別のデータを表わ
す、この場合、上記の変換により、ＣＰＵｌ０．２０は
内部ＲＡＭ１０６．２０６上で使用するのに適したフォ
ーマットの波形データを高速に読み取ることができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌｏまたは５Ｃ
ＰＵ２０からアドレスチー２千３０Ｍ、３Ｏ３、アドレ
ス切り換え回路４ｏを介して入力される１６ビツトのア
ドレスのうち、下位１２ビーｙ）　（ｂｉｔｏ”ｂｉｔ
ｌｌ）が詳細を第３０図に示す反転回路６１０に入力さ
れる。この反転回路６１０は信号Ｒ１が命令ｒｏｍａｌ
を表わす“１″でアドレスのＡ１２が“ｌ”のときＡＮ
Ｄゲー）６１２からの信号により動作して入力されるア
ドレスの下位１２ビツトを反転させる。また、命令ｒｏ
ｍａｌの実行時に“ｌ″となる信号Ｒ１はインバータ６
０２を介して、ＡＮＤゲート６０４を禁止し、入力アド
レスのＡ１２の値にかかわらず出力アドレスの対応ビー
２ト（ｂｆｔ１２）を“０”にする、入力アドレスのＡ
ｌ１とＡ１４はそのまま出力アドレスの対応ビー、）（
ｂｉｔ１３、ｂｆｔ１４）として出力される。入力アド
レスのＡ１５（ＭＳＢ）はＡＮＤゲート６０８を介して
出力アドレスの対応ビット（ｂｉｔ１５）となる、命令
ｒｏｍａ２の実行中を表わす“ｌ”の信号Ｒ２が発生し
ているとき、この信号Ｒ２がインバータ６０６を介して
ＡＮＤゲート６０８を禁止して出力アドレスのｂｉｔ１
５（ＭＳＢ）を“０″にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａＯとシフト読み出し命令ｒｏｍａ３に対シテはＲ１＝
″０”、Ｒ２＝“０″なので入力アドレスを出力アドレ
スとしてそのまま通し、特殊波形読出し命令ｒｏｍａｌ
に対してはＲ１＝″ｌ″なので出力アドレスのｂｉｔ１
２を“θ″にマスクし、Ａ１２＝“ｌ”の間尺転回路６
１０により入力アドレスの下位１２ビツト（ｂｉｔ。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令１　ｏ　ｍ　ａ　２に対しては
Ｒ２＝“１”なので出力アドレスのｂｆｔ１５を“０″
にマスクする。このようにして、第２８図ニ関し−ｃ述
べたアドレス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビツトに結
合する３状態ゲ一ト回路７０２と入力データの下位８ビ
ツトに結合する３状態ゲ一ト回路７０４は出力するデー
タの下位８ビツトとして入力データの上位８ビツトを選
択するが、入力データの下位８ビツトを選択するかを決
めるためのものである。Ｒ２＝“ｌ”（ｒ　ｏ　ｍ　ａ
　２命令）−ｔ’Ａ１５＝１のとき、ＡＮＤゲート７０
６の“ｌ”出力信号とその反転信号であるインバータ７
０８の出力信号“０”により、ゲート回路７０２が導通
し、ゲート回路７０４がオフして入力データの上位８ビ
ツトが出力データの下位８ビツトとして選択される。そ
の他の場合は、ゲート回路７０２がオフし、ゲート回路
７０４が導通するので入力データの下位８ビツトがその
まま出力データの下位８ビツトとして出力される。更に
Ｒ２＝　”１″　（ｒ　ｏ　ｍ　ａ　２命令）のときは
、入力データの上位８ビツトに結合するＡＮＤゲート回
路７１０が禁止されて出力データの上位８ビー、トラ“
０”にマスクする。即ち、Ｒ２＝“１″のときはインバ
ータ７１２とＮＯＲゲート７１４奢介して禁止信号がＡ
ＮＤゲート回路７１Ｏに加わってＡＮＤゲート回路７１
０における入力データ上位８ビツトの通過が阻止される
。また、ＡＮＤゲート回路７１０における入力データの
上位３ビツトと結合するＡＮＤゲート素子はＲ１＝“ｌ
”　（ｒｏｍａｌ命令）のときにＮＯＲゲート７１４を
介して禁止され、出力データの上位３ビツトを“Ｏ”に
マスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ー、トを選択的に反転するための回路であ６、ＥＸ−Ｏ
Ｒゲート回路７１６はＲ１＝“１″（ｒｏｍａｌ命令）
でＡ１２＝１のとき、ＡＮＤゲー）７１８からの反転信
号“ｌ”により、下位１２ビー２トデータを反転し、そ
の他の場合は下位１２ビツトデータをそのまま通す０回
路７１０内のＡＮＤゲート素子を介して入力データのｂ
ｉｔ１２に結合する状態ゲート７２２はＲ１＝“工”（
ｒｏｍａｌ命令）のとＳに、信号Ｒ１に結合するインバ
ータ７２０を介して与えられる信号“０”によりオフし
１代りに、Ａ１２に結合する３状態ゲート７２４が信号
Ｒ１によって導通して出力データのｂｉｔ１２を発生す
る。シフトマスク回路７２６は選択的に入力されたデー
タのｂｉｔ１５〜ｂｉｔ４を出力データのｂｉｔ１４〜
ｂｉｔ３にシフトし、出力データのｂｉｔ２〜ｂｉ１０
を“０″にマスクするための回路であり、Ｒ３＝“１″
　（ｒ　ｏｍａ３命令）のとＳ＠号Ｒ３に結合するイン
バータ７２８からの信号“ｌ”によってこの変換を実行
する。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝″０″）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ　（Ｒ１＝″１”）のときは入力アド
レスの上位４ビツト（ｂｉｔ１５〜ｂｉｔ１２）が“０
０００″（Ａ１２＝Ｏのとき）か“０００１”　（Ａ１
２＝ｌのとき）かによって、出力データの下位１２ビツ
トをそのまま入力データの下位１２ビツトとする（Ａ１
２＝ＯのとＳ）か、或は、出力データの下位１２ビツト
を入力データの下位１２ビツトが反転されたデータとな
る（Ａ１２＝１）ようにデータ変換を行い、一部読み出
し命令ｒｏｍａ２（Ｒ２−“１”）のときは出力データ
の上位８ビツトがオールゼロで、出力データの下位８ビ
ツトが入力データの下位８ビツトとなるように（Ａ１５
＝Ｏのとき）、或は、出力データの上位８ビツトがオー
ルゼロで、出力データの下位８ビツトが入力データの上
位８ビツトとなる（Ａ１５＝１のとき）ようにデータ変
換を行い、シフト読み出し命令ｒｏｍａ３（Ｒ３＝１）
のときは出力データの下位３ビツト（ｂｊｔｏ”ｂｉｔ
２）がオールゼロで、出力データのｂｉｔ３〜ｂｆｔ１
４が入力データのｂｉｔ４〜ｂｉｔ１５で、出力データ
のｂ　ｉ　ｔ　１５　（ＭＳＢ）が入力データのｂｉｔ
１５（ＭＳＢ）となるようにデータ変換を行う、このよ
うにして第２８図で述べたデータ変換機能が達成されて
いる。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０１２０にとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒ　ｏ　ｍ　ａを実行する
だけで、回路６０と７０の変換機能により、所望の変換
が施されたデータをただちに得ることができ、従来のよ
うに、外部メモリ９０のデータを演算用メモリである内
部ＲＡＭ１０６．２０６にいったん取り込んだ後に、Ａ
ＬＵ部１０８．２０８のようなＡＬＵを介して変換を実
行する必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒ　ｏｍａのリス
トは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（！３３．Ｍ３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラプト処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣ１００にセットする。この処理５−５
の実行間隔は平均としてはタイマインタラプト発生部１
１６の発生するインタラプト信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５−５の実行間隔をＤ／Ａ変換
の変換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレージ、ン制御
回路１１２の制御の下に、内部ＲＡＭ１０６内の波形加
算用レジスタが指定され、そこに記憶されている最新の
デジタル楽音データが取り出され、データバスに乗せら
れる。

そして、データバスにデジタル楽音データが乗っている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレージ１ン制御回路１
１２から与えられデータバス上のデータがセットされ、
ラッチ１００４から新しいデジタル楽音データがＤ／Ａ
変換器１００２に入力される。したがって、第３４ｒＩ
！Ｊ（Ａ）に示すように、Ｄ／Ａ変換器１００２に入力
されるデジタル楽音データはプログラム制御のために不
安定な周期で切り換わることになる。Ｄ／Ａ変換器１０
０２の変換周期（サンプリング周期）は非常に安定して
いなければ、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレージ、ン制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラプト発生部１１６からの正確なタイミング信号
であるインタラプト信号ＩＮＴで制御されるインクテブ
ト制御ラッチ１００６を設ける。インタラプト信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラッチ１００６の出力はインタラプト信号のタ
イミングにＭ［して切り換わる。すなわち、インタラプ
ト信号の発生周期がＤ／Ａ変換器１００２の変換（サン
プリング）周期となる。第３３図（Ｂ）の構成に対する
タイムチャートを第３４図（Ｂ）に示す０図示のように
、ラッチ１００４の出力が切り換わるタイミングはイン
タラプト処理に移行するタイミングのずれや、該インタ
ラプト処理に要する時ｆｉｌ（斜線部の長さ）によって
変動するがインタラプト信号で動作するラッチ１００６
があるのでＤ／Ａ変換器１００２の入力データが切り換
るタイミングはインタラプト信号と同期する。これによ
り、第３３図（Ａ）の構成における歪み問題が解決され
る。

［変形例］ 以上で実施例の説明を終えるが、この発明の範囲を逸脱
することなく種々の変形、変更が可能である。

本発明は複数のＣＰＵを有するデジタルマイクロコンピ
ュータにおける並列処理技術に係る。したがって、本デ
ジタルマイクロコンピュータが適用されるアプリケーシ
ョン（実施例では電子楽器）は特に制限されない。

また、並列処理のために各ＣＰＵが分担する処理の内容
、分担の態様についても制限されない。

また実施例では並列処理のために各ＣＰＵが分担する処
理はメインＣＰＵのメインプログラムの実行結果に基づ
いており、メインプログラムから割り当てられた処理で
ある。この代りに各ＣＰＵが分担する処理はメインプロ
グラムの実行結果を使用しない処理、即ちメインプログ
ラムの処理から独立した処理であってもよい。

また、実施例ではサブＣＰＵは並列処理の分担処理を実
行していないときは停止状態となっているが、応用に合
わせて他の処理（他のメインプログラムによる処理）を
実行するようにしてもよぃ、この場合、サブＣＰＵはイ
ンタラプト制御部１１６のような並列処理開始信号発生
手段からの信号に応答して、実行中の（上記他の）メイ
ンプログラムを中断して、並列処理の分担処理のための
インタラプト処理ルーチンを実行するモードに移行し、
分担処理の終了後、中断されたメインプログラムを再開
する。このような構成はメインＣＰＵが実行するメイン
プログラムの処ｊｌとｔブＣＰＵが実行するメインプロ
グラムの処理が独立しているような場合１例えば、メイ
ンＣＰＵ（７）メインプログラムの処理結果は各ＣＰＵ
がインタラプト処理ルーチンで実行する並列処理に使用
するがサブＣＰＵのメインプログラムの処理結果は他の
いずれのプログラムの処理にも影響を与えないような場
合に特に有効である。このような環境では、例えばサブ
ＣＰＵの内部メモリを２つに分割し、一方の内部データ
メモリをサブＣＰＵのメインプログラムの処理に使用し
、他方の内部データメモリをメインＣＰＵのメインプロ
グラムからの処理結果の書込に使用するとともにサブＣ
ＰＵのインタラプト処理ルーチンの処理に使用し、他方
の内部データメモリに対するアクセス径路としてサブＣ
ＰＵ用とメインＣＰＵ用の２つのアクセス径路を設け、
サブＣＰＵがメインプログラムを実行するモードでは他
方の内部データメモリに対するアクセス径路としてメイ
ンＣＰＵからのアクセス径路が使用されるようにし、サ
ブＣＰＵがインタラプト処理ルーチンを実行するモード
では他方の内部メモリのアクセス径路としてサブＣＰＵ
からのアクセス径路が使用されるようにすることにより
、サブＣＰＵはメインＣＰＵのメインプログラムによる
他方の内部メモリへのアクセスオペレーションによって
サブＣＰＵのメインプログラムを中断することなく実行
でき、より高い効率の動作が保証される。

また、実施例ではマイクロコンピュータは並列処理開始
信号をインタラプト発生部１１６から得ているが、例え
ば、マイクロコンピュータの外部の入力波Ｗ（例えば別
のマイクロコンピュータ）から並列処理開始信号を受け
るような応用にもこの発明を適用し得る。

し得る利点等を有する。

［発明の効果］ 最後に特許請求の範囲に記載する発明の効果、利点につ
いて述べる。

請求項１によれば並列処理開始信号をきっかけとして複
数のＣＰＵが各々に分担された処理をいっせいに開始す
るので可能なかぎり高い並列性を実現で３、デジタルマ
イクロコンピュータの性能が格段に改善される。請求項
１の構成は、周期的に大量のデータ処理（入出力処理を
含み得る）を必要とする用途や、環境の変化等のために
大量のデータ処理をイベント発生から限られた時間内で
実行しなければならない用途に特に適している。

また、請求項２の構成は周期的に大量のデータを処理す
る用途に特に適する外、システムの動作効率を低下させ
る原因になるＣＰＵ間のアクセスを最小にすることがで
きる利点、メインＣＰＵのメインプログラムにより全Ｃ
ＰＵを統一的に制御

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロー２り図、第３図は第
１ＦｇＪの５ＣＰＵのブロック図、第４図はＭＣＰＵの
実行するメインプログラムのフローチャート、 第５図はＭＣＰＵの実行するインタラプト処理ルーチン
のフローチャート、 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 Ｗ１１７図は音源処理のフローチャート、第８図は時間
の経過に沿う実施例の動作のフローチャート、 第９図はチャンネル音源処理のフローチャート、 第１θ図は波形データを示す図、 ＄１１図は音源処理用ＲＡＭテーブルを示す図− 第１２図は５ＣＰＵ動作開始終了機能に関係する回路の
ブロック図、 第１３図、第１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラプトマスク機能を有する回路のブロ
ック図、 第１７図はインタラプトマスク方式によるエンベロープ
設定処理のフローチャート、 第１８図は単一命令で複数のデータを転送する間インタ
ラプト信号によるメインプログラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマツプ
例を示す図、第２０図は複数の転送命令による動作と単
一の転送命令による動作とを比較して示す図。 第２１図は単一転送命令方式によるエンベロープ設定処
理のフローチャート、 第２２図は５ＣＰＵの停止モード利用によるＭＣＰＵか
らの５ＣＰＵ７クセス機能を説明するのに用いたフロー
チャート、 第２３図は５ＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＰＵのブロー、り図、第２４図はＳＣＰυに対
する瞬時強制アクセス機能に適合する５ＣＰＵのブロッ
ク図、１４２５図はＭＣＰＵから５ＣＰＵの内部ＲＡＭ
にデータを書き込む場合の動作のタイムチャート、 第２６図は第１図のメモリ装置競合回避回路のブロー２
り図、 第２７図は第２６図の回路の動作のタイムチャート、 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 ＠２９１ｇＩは第１図のアドレス変換回路のブロック図
、 第３０図は第２９図の反転回路の回路図、第３１図は第
１５！Ｊのデータ変換回路のブロック図、 １４３２図はデータ変換回路の回路図、第３３図はＭ４
１図のＤＡＣのサンプリング周期が不安定になる構成と
サンプリング周期を安定化した構成とを比較して示す図
。 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。

Claims (2)

【特許請求の範囲】
1. （１）複数のＣＰＵと、 並列処理開始信号を発生する並列処理開始前号発生手段
   と、 前記並列処理開始信号に応答して、各ＣＰＵのモードを
   各ＣＰＵが分担する所定の処理の実行モードに切換制御
   して、前記複数のＣＰＵによる並列処理を実現するＣＰ
   Ｕモード制御手段と、を有することを特徴とするデジタ
   ルマイクロコンピュータ。
2. （２）メインプログラムとインタラプト処理ルーチンと
   を内蔵するメインＣＰＵと、 前記メインＣＰＵの前記メインプログラムから割り当て
   られる処理を実行するためのプログラムを内蔵する少な
   くとも１つのサブＣＰＵと、所定時間の経過ごとにイン
   タラプト信号を発生するインタラプト発生手段と、 前記インタラプト信号に応答して前記メインＣＰＵにお
   いて実行中の前記メインプログラムを中断して前記イン
   タラプト処理ルーチンを実行するモードに前記メインＣ
   ＰＵのモードを切替制御し、前記インタラプト処理ルー
   チンの実行完了に応答して再び前記メインプログラムを
   実行するモードに前記メインＣＰＵのモードを復帰制御
   するメインＣＰＵモード制御手段と、 前記インタラプト信号に応答して前記前記サブＣＰＵの
   モードを停止状態から前記プログラムを実行するモード
   に切替制御し、前記プログラムの実行完了に応答して前
   記サブＣＰＵのモードを停止状態に復帰制御するサブＣ
   ＰＵモード制御手段と、 を有することを特徴するデジタルマイクロコンピュータ
   。