JPH0460744A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関し、特に
並列動作可能な複数のＣＰＵを有するデジタルマイクロ
コンピュータに関する。

［発明の背景］ 複数のＣＰＵを有するデジタルマイクロコンピュータは
既知である。一般に、ＣＰＵの複数化はコンピュータシ
ステムの性能を上げることをねらいとしている。残念な
がら、ＣＰＵの個数をＮ儒にしたからといって、システ
ムの性能なＣＰＵが１個の場合のＮ倍に上げることはで
きない。

複数のＣＰＵのデジタルマイクロコンピュータの性能を
低下させる原因の１つとして、ＣＰＵ間のアクセスの問
題がある。

従来においてＣＰＵ間のアクセスは次のようにして行わ
れる。まず、アクセスを要求するＣＰＵが要求されるＣ
ＰＵに対し、アクセス要求信号を送る。これに対し、ア
クセス要求信号を受けたＣＰＵは実行中のオペレーショ
ンを完了し、しかる後、内部のメモリを外部の装置（こ
の場合、アクセスを要求したＣＰＵ）がアクセス可能な
状況に開放するとともに、アクセスを要求したＣＰＵに
対し承認信号を送って停止状態に移行する。アクセスを
要求したＣＰＵはこの承認信号を受けた後、相手のＣＰ
Ｕの内部メモリに対する実際のアクセスオペレーション
を実行する。

したがって、従来のＣＰＵ間のアクセス方式はアクセス
の手続に時間がかかる問題が・ある、特に、ＣＰＵ間で
高い頻度のアクセスが要求されるような環境では、アク
セス処理がネックとなってＣＰＵの動作効率が著しく低
下してしまう。

［発明の目的］ したがって、この発明の目的はＣＰＵ間のアクセスを高
速に処理可能な複数のＣＰＵを有するデジタルマイクロ
コンピュータを提供することである。

［発明の構成、作用］ この発明によれば、メインＣＰＵと、少なくとも１つの
サブＣＰＵと、動作開始信号を発生する動作開始信号発
生手段と、前記動作開始信号に応答して前記サブＣＰＵ
のモードを停止状態からプログラムを実行する動作状態
に切替制御し、前記プログラムの実行終了に応答して前
記サブＣＰＵを再び停止状態に復帰制御するサブＣＰＵ
モード制御手段と、前記メインＣＰＵ内に設けられ、前
記サブＣＰＵモード制御手段によって制御される前記サ
ブＣＰＵのモードが停止状態にあるかどうかを判別する
サブＣＰＵモード判別手段と、前記メインＣＰＵ内に設
けられ、前記サブＣＰＵモード判別手段の判別により前
記サブＣＰＵのモードが停止状態にある間において、前
記サブＣＰＵの内部メモリをアクセスするサブＣＰＵア
クセス手段とを有することを特徴とするデジタルマイク
ロコンピュータが提供される。

この構成の基本的な特徴は、メインＣＰＵ側に、サブＣ
ＰＵが停止状態である期間を判別する機能が設けられて
いることである。メインＣＰＵはサブＣＰＵが停止状態
のときにサブＣＰＵの内部メモリをアクセスするので、
従来のように、サブＣＰＵにアクセスを要求し、サブＣ
ＰＵからのアクセス承認を待つ必要はなく、高速に（メ
インＣＰＵ自身の内部メモリをアクセスするのと同様の
仕方で）サブＣＰＵの内部メモリをアクセスできる。

好ましい構成例において、メインＣＰＵと、少なくとも
１つのサブＣＰＵと、所定時間の経過ごとにタイマイン
タラプト信号を発生するインタラプト発生手段と、前記
タイマインタラプト信号に応答して前記メインＣＰＵに
おいて実行中のメインプログラムを中断して前記メイン
ＣＰＵのモードをインタラプト処理ルーチンを実行する
モードに切替制御し、前記インタラプト処理ルーチンの
実行終了に応答して中断されたメインプログラムを再開
して前記メインＣＰＵのモードをメインプログラムを実
行するモードに復帰制御するメインＣＰＵモード制御手
段と、前記タイマインタラプト信号に応答して前記サブ
ＣＰＵのモードを停止状態からプログラムを実行するモ
ードに切替制御し、前記プログラムの実行終了に応答し
て前記サブＣＰＵのモードを再び停止状態に復帰制御す
るサブＣＰＵモード制御手段と、前記サブＣＰＵモード
制御手段内に設けられ、前記サブＣＰＵのモードを表わ
す信号を発生するサブＣＰＵモード信号発生手段と、前
記メインＣＰＵ内に設けられ、前記サブＣＰＵモード信
号発生手段からの前記信号を受け取って前記サブＣＰＵ
のモードを検出するサブＣＰＵモード検出手段と、前記
メインＣＰＵ内に設けられ、前記サブＣＰＵモード検出
手段が前記サブＣＰＵの停止状態を検出している間にお
いて、前記サブＣＰＵの内部メモリをアクセスするサブ
ＣＰＵアクセス手段とを有することを特徴とするデジタ
ルマイクロコンピュータが提供される。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装置（
ＣＰＵ）を使用することであり、従来のような専用構造
のハードウェア音源は不要である。１つのＣＰＵがメイ
ンＣＰＵあるいはマスターＣＰＵ（１０）として働き、
音源処理のみでなくアプリケーション（この場合、楽器
）に従う入力装置（鍵盤、機能キー等）、出力装置（Ｄ
ＡＣ等）を取り扱う（第４図、第５図）、他のＣＰＵは
マスターＣＰＵに対してサブＣＰＵないしスレーブＣＰ
Ｕ　（２０）として働き、音源処理を実行する（第６図
）、シたがって、音源処理について各ＣＰＵの負担が分
担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラプトを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状Ｓ）に移行するとともにその終了信号がマスターＣＰ
Ｕに伝えられる（第８図、第１６図）、この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラプト処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラプト処理ルーチンの実行の結果
、インタラプト処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのような工ンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラプト処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラプト処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラプトをマスクしてインタラプト
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラプト処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい偵を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する６代表的には、データのアクセス
を要求するＣＰＵからアクセスが要求されるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アクノリッジ）信号をＣＰＵ
に渡して停止状態となる。アクセス要求信号送信後、承
認信号が受信されるまでの間、要求側のＣＰＵは待ち状
態になる。承認信号を受けて要求側のＣＰＵは被要求側
のＣＰＵの内部メモリに対し、実際のデータアクセスを
実行する。このように従来のＣＰＵ間データアクセス方
式は時間な要するので高速処理が望まれる電子楽器のよ
うなアプリケーションには適さない、これを解決するた
め、本実施例では、第１のデータアクセス方式として、
上記第２の特徴を利用してサブＣＰＵが停止状態にある
ときにマスターＣＰＵがサブＣＰＵの内部メモリ（２０
６）に対しブタをリード／ライト（アクセス）する停止
モード制御方式が開示され（第２２図）、第２のデータ
アクセス方式として待ち状態なしにマスターＣＰＵがサ
ブＣＰＵをデータアクセスする（サブＣＰＵはデータア
クセス中のみ強制的に停止状態にされる）瞬時データア
クセス方式とが開示される（第２３図〜第２５図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換処理（シフト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（５ｉＦ
算用メモリ）上に変換されたデータを得るために、転送
（リードアクセス）命令により、データメモリのデータ
を演算用メモリに移し、しかる後、変換命令により、演
算用メモリのデータをＡＬＵを介して変換する。所望の
データ変換を行うために複数の変換命令を実行する必要
もしばしば生じる。このように、従来においてはデータ
変換の処理に時間がかかるという問題があり、特に音源
処理のように高速処理が要求されるアプリケーションに
おいては大きな問題となる。これを解決するため、この
実施例によれば、データ・アドレス変換ハードウェア（
６０，７０）を設け、特殊な転送命令（変換付転送命令
）を実行することにより、その命令に応答するデータ・
アドレス変換ハードウェアを介して所望のデータ変換が
施５れたデータが演算用メモリ（１０６，２０６）に取
り込まれるようにしている。したがって、所望の変換デ
ータを得るのに、複数の命令を実行するのではなく単一
の命令を実行すればよく処理の高速化が図れる。

く全体構Ｉ＆（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示サブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ，他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する１ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御、例えばλ
カポート１１８、出力ポート１２０に接続される入力装
Ｈ（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
ｌｏｏの制御等を行う（！＄４図）、これに対し、５Ｃ
ＰＵ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵ　
１０と５ＣＰＵ２０に共用される。ＭＣＰＵＩＯからの
アドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭ
Ａ、外部メモリアドレスチッチ３０のＭＣＰＵ外部メモ
リアドレスラッチ３０Ｍ、アドレス切り換え回路４０、
アドレス変換回路６０を介して外部データメモリ９０の
アドレス入力に加えられる。一方、５ＣＰＵ２０からの
アドレス情報は５ＣＰＵ２０に結合するアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスラッチ３Ｏ３、アドレ
ス切り換え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０、外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵＩＯに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変換回路７０．
３ＣＰＵ外部メモリデータラッチ８゜Ｓ、５ＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５ｏはＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９ｏのアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒｏｍａの各々に応答してアドレス
切り換え回路４０を制御してアドレス切り換え回路４０
にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からのア
ドレスのいずれかを外部メモリ９０へのアドレスとして
選択させる。このためにメモリ装置競合回避回路５０か
らの選択信号ＭＳＥＬによりアドレス切り換え回路４０
は選択動作を行う、外部メモリ９０へのアドレスが確定
するとメモリ装置競合回避回路５０は外部メモリ９０に
対するチー、プ選択信号ＧＥと出力イネーブル信号ＯＥ
をアクティブにする。これにより外部メモリ９０からデ
ータが出力され、データ変換回路７０を通してそのデー
タが外部メモリラッチ８０の入力バスに現われる。ここ
で、メモリ装置競合回避回路５゜はデータアクセスを要
求したＣＰＵにデータを送るためにＭＣＰＵ外部メモリ
データラッチ８０Ｍ、５ＣＰＵ外部メモリデータチッチ
ＳＯ５のいずれかを作動してデータをラッチさせる。こ
のためにＭＣＰＵ外部メモリデータラッチ８０Ｍはメモ
リ装置競合回避回路５０からのラッチ信号ＭＤＬにより
ラッチ動作し、５ＣＰＵ外部メモリデータラッチ８０Ｓ
はメモリ装置競合回避回路５０からのラッチ信号ＳＤＬ
によりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０．
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス即ち、ＣＰＵ　（ＭＣＰＵＩＯか５Ｃ
ＰＵ２０）から出力されたアドレス（論理アドレス）を
選択的に変更して外部データメモリ９０に実際に入力さ
れるアドレスを形成するものであり、データ変換回路７
０は外部データメモリ９ｏがら出力されたデータを選択
的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）に
実際に入力されるデータを形成するものである。各変換
回路６ｏ、７ｏにおける変換の態様を指定するために、
制御信号が使用される。各ＣＰＵｌ０１２０において、
外部データメモリ９０に対するデータアクセスは転送命
令を実行することで行われる。転送命令に基づいてＣＰ
Ｕで生成される制御信号をＭＨＩ、ＭＲ２、ＭＲ３（Ｍ
ＣＰＵＩＯの場合）、ＳＲＩ、ＳＲ２、ＳＲ３（ＳＣＰ
Ｕ２０の場合）で示しである。これらの信号は外部メモ
リアドレスラー７チ３０、アドレス切り換え回路４０を
通った後、信号Ｒ１、Ｒ２、Ｒ３と呼ばれる（ＭＲｉ　
＋ＬＭＲｉ→ＲｆまたはＳＲｉ＋ＬｓＲｉ＋Ｒｉ）、変
換の態様を指定するため、制御信号Ｒ１，Ｒ２がアドレ
ス変換回路６０に入力される。更に、データ変換回路７
０における変換の態様を特定するため、制御信号Ｒ１、
Ｒ２、Ｒ３とアドレス変換回路６０からのアドレスピッ
）１２の信号Ａ１２とアドレスビット１５の信号Ａ１５
がデータ変換回路７０に加えられる。アドレス変換回路
６ｏとデータ変換回路７０の詳細については後述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため、両ＣＰＵ間で＃Ｉ数の信号が伝送される。

信号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５Ｃ
ＰＵ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２
０からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理終了
を表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に
送られる５ＣＰＵ２０の内部メモリ（第３図の２０６）
のアドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２
０に送られる５ＣＦＵ２０の内部メモリの読み書き制御
信号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送られ
る５ＣＰＵ２０の内部メモリからの読出しデータ、Ｄ　
ｏ＋＋＋はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５
ＣＰＵ２０の内部メモリへの書き込みデータを表わす、
ＣＰＵ間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果はＭ
ＣＰＵｌｏから、右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌ
とから成るデジタルアナログ変換器（ＤＡＣ）１００に
送られ、アナログ楽音信号に変換されて外部に出力され
る。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰＵ２
０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラプト処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出カラー２チ１０２ａを介して順
次出力していく、なお、具体的実施例では、プログラム
語長は２８ビツトであり、プログラム語の一部が次に読
み出されるべきプログラム語を記憶するアドレスの下位
部（ページ内アドレス）としてＲＯＭアドレス制御部１
１４に入力されるネタストアドレス方式となっているが
、代りにプログラムカウンタ方式を使用してもよい、Ｒ
ＡＭアドレス制御部１１４は制御用ＲＯＭ１０２からの
命令のオペランドがレジスタを指定している場合に、Ｒ
ＡＭ１０６内の対応するレジスタのアドレスを指定する
。ＲＡＭ１０６は演算用メモリを構成するレジスタ群で
あり、汎用演算、フラグ演算、楽音の演算等に使用され
る。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算
器１１０は制御用ＲＯＭＩＯ２からの命令が演算命令の
ときに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器ｌＯ８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２は制
御用Ｒ０Ｍ２Ｏ３からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレージ璽ン制御回路１１２
はＡＬＵ部１０８からのステータス信号Ｓ（例えばオー
バーフロー信号、ゼロフラグ信号等）により分岐条件成
立を検出してＲＯＭアドレス制御部１１４を介してアド
レスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラプト
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラプト発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラプト処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラプト処
理プログラムが開始される。インタラプト処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
、ＲＯＭアドレス制御部１１４は退避してあったアドレ
スを再度セットし、メインプログラムに復帰する。更に
、インタラプト発生部１１６からの制御信号ＩＮＴはＤ
ＡＣ１００における楽音信号のデジタル／アナログ変換
サンプリング速度を定めるためにＤＡＣｌｏｏに供給さ
れる。なお、インタラプト発生部１１６は図の上ではＭ
ＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵＩ
Ｏに対して現在行っている仕事を停止させ特別の処理を
要求するものであり、論理的にはＭＣＰＵ　１０の外部
要素（周辺装置）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（Ｔ１．Ｔ２
、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ　２０の外部装置とのイ
ンタフェースに係っている。１２２は外部メモリアクセ
ス用アドレスへスＭＡ（第１図）にＭＣＰＵ内部パスを
接続するためのパスインタフェースとしてのゲートを表
わし、１２４は外部メモリデータバスＭＤにＭＣＰＵ内
部バスを接続するためのゲートを表わし、１２６はＤＡ
Ｃデータ転送バスにＭＣＰＵ内部バスを接続するための
ゲートを表わす、また、入力ボート１１８と出カポ−１
１２０はＭＣＰＵ内部バスを外部の入力装置に結合する
ためのインタフェースである。１２８は５ＣＰＵ内部Ｒ
ＡＭアドレス指定バスにＭＣＰＵ内部バスを接続するた
めのゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバ
スにＭＣＰＵ内部パスを接続するためのゲート、１３２
は５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部バ
スに接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセ−２ト制御部１３４はインタラプト発生部
１１６からのインタラプト信号ＩＮＴに応答して、５Ｃ
ＰＵ２０の処理開始を示す信号Ａを発生する。この信号
Ａは５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３
図）に送られ、これによりＲＯＭアドレス制御部２１４
のアドレス更新動作が開始し、５ＣＰＵ２０の動作（音
源処理を含む）が開始する。５ＣＰＵ２０の動作が終了
すると５ＣＰＵ２０のオペレーション制御回路２１２か
ら処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰ
Ｕリセット制御部１３４に送られる。これに対し、５Ｃ
ＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停止
するために信号Ａを反転し、これにより５ＣＰＵ２０の
ＲＯＭアドレス制御部２１４の動作を停止させる、とと
もに、５ＣＰＵ２０が停止中であることを表わす５ＣＰ
Ｕ状態フラグ信号をオペレージ璽ン制御回路１１２に送
る。オペレーション制御回路１１２は制御用ＲＯＭ１０
２からの５ＣＰＵ状態の検査命令の実行時に、この５Ｃ
ＰＵ状態フラグ信号を読むことにより、５ＣＰＵ２０の
状態を検出できる。

第３図の５ＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４．２０５．２０６．２０８．２１
２．２１４．２２２，２２４゜２３６はそれぞれ、第２
図のＭＣＰＵＩＯのブロック図における要素１０２．１
０２ａ、１０４．１０５．１０６．１０８．１１０．１
１２．１１４．１２２．１２４．１３６に対応する要素
である。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２に
は基本的に音源処理のためのプログラムのみが記憶され
ており、５ＣＰＵ２０を音源処理専用の処理装置として
機能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、データバスＤ　ＯＵＴ　
を通ったデータ）と５ＣＰＵ２０の生成（演算）したデ
ータ（ＡＬＵ部２０８または乗算器２１０からのデータ
バスＤＢ上のデータ）とから選択するＲＡＭデータイン
切り換え部である。ＲＡＭデータイン切り換え部２４０
は信号Ａによってその選択モードが制御され、信号Ａが
“５ＣＰＵ２０動作中”を表わしているときには５ＣＰ
Ｕ２０で演算したデータを選択し、信号Ａが“５ＣＰＵ
２０停止中”を表わしているときにはＭＣＰＵＩＯから
のデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“５ＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからのパスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが″５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らバスゲー）１２８（信号Ａにより開いている）を経て
バスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２０
６のアドレスとして選択する。同様に、ライト信号切り
換え部２４２も信号Ａによってそのモードが制御され、
信号Ａが“５ＣＰＵ２０動作中”を表わしているときに
は５ＣＰＵ２０のオペレーション制御回路２１２からの
ＲＡＭリードライト信号を選択してＲＡＭ２０６のリー
ドライト入力Ｒ／Ｗに結合し、信号Ａが“５ＣＰＵ２０
停止中”を表わしているときには５ＣＰＵ２０ではなく
ＭＣＰＵＩＯのオペレージ、ン制御回路ｌ１２からのＳ
ＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０６
のリードライト入力Ｒ／Ｗに結合する。

以下１本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１Ｆ
ｉ！Ｊ）＞ 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラプト信号ＩＮＴに
よって起動されるＭＣＰＵｌＯのインタラプト処理ルー
チンによるＭＣＰＵｌＯの動作を示すフローチャート、
第６図はタイマインタラプト信号ＩＮＴによって起動さ
れる５ＣＰＵ２０のプログラムによる５ＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯと５Ｃ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

第１−第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、第
５図に示すようなインタラプト処理ルーチンにより音源
処理を行い５ＣＰＵ２０は第６図に示すようなプログラ
ムにより音源処理を行う、更にＭＣＰＵＩＯは第４図に
示すメインプログラムにより、システム全体の制御のた
めの種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
ＩＯは出力ボート１２０からキー走査のための信号を出
力し、Ｗ’ｌｌ、機能スイッチ等の入力装置の状態を入
力ポートｉｌ８から取り込むことにより、機能キー、１
！磐キーの状態をＲＡＭＩ　Ｏ６のキーバッファエリア
に記憶する。４−３では４−２で得た機能キーの新しい
状態と前回の状態とから、状態の変化した機能キーを識
別し、指示される機能の実行を行う（例えば、楽音番号
のセット、エンベロープ番号のセット、リズム番号のセ
ット等）、４−４では４−２で得たｔ１１盤の最新の状
態と前回の状態とから、変化した！！（押鍵、離鍵）を
識別する０次の４−５で４−４の処理結果から、発音処
理４−９のためのキーアサイン処理を行う、４−６では
機能キーでデモ演奏キーが押鍵されたとき外部メモリ９
０から、デモ演奏データ（シーケンサデータ）を順次読
み出し、処理することにより１発音処理４−９のための
キーアサイン処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−周時間（これは、フロ
ーを一周する間に実行されたタイマインタラプトの回数
を計数することで得られる。この計数処理は後述のイン
タラプトタイマ処理５−２で行われる。）を基に演算ヲ
行い、エンベロープ用タイマ（エンベロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６、ＲＡＭ２０６内の音源処理レジスタ（第１１図
）にセットする。４−１０は次のメインフローのパスの
ための準備処理であり、今回のパスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

インタラプト発生部１１６からインタラプト信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラプト処理ルーチンを
実行し、５ＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵｌＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来ｊよこの処理を音源回路ハードウェアで行っていた０
次のインタラプト処理タイマ処理５−２でＭＣＰＵＩＯ
はインタラプトが一定時間ごとにかかることを利用して
、フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内
）を通過の都度、プラス１する。５−３でＭＣＰＵＩＯ
は５ＣＰＵ２０の音源処理６−１が終了しているかどう
かを検査し、終了していれば、５−４に進んで、５ＣＰ
Ｕ２０で生成されたＲＡＭ２０６上の楽音波形データを
ＲＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵ　１０の生成し
た楽音波形データと５ＣＰＵ２０で生成した楽音波形デ
ータをＤＡＣｌ　００に出力する。

音源処理５−１．６−１の詳細を第７図に示す、本例で
は、各ＣＰＵ（ＭＣＰＵＩＯ１ＳＣＰＵ２０）はそれぞ
れ８チャンネル分の楽音波形データを生成可能であり、
システム全体として１６チヤンネル分の楽音波形データ
を生成可能としている。７−１で波形加算用ＲＡＭ領域
（ＲＡＭ１０６内、ＲＡＭ２０６内）をり！、＋７Ｌ、
７−２〜７−９で第１チヤンネルから第８チヤンネルま
での各チャンネル音源処理を順次実行する。各チャンネ
ル音源処理の最後で、チャンネルの楽音波形値が波形加
算用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ　（ＭＣＰＵＩＯ１ＳＣＰＵ
２０）はチャンネル音源処理を実行する際に、そのチャ
ンネルに対する音源処理レジスタ群、即ち第１１図に示
すように、エンベロープΔｘ用タイマー、目標エンベロ
ープ、エンベロープΔＸ、加減フラグ付エンベロープΔ
ｙ、現在エンベロープ、アドレス加算値、ループアドレ
ス、エンドアドレス、スタートアドレス兼現在アドレス
を参照し、所望のレジスタを更新する。エンベロープは
振幅変調のために基本波形に付加すべきもので、全体と
していくつかのセグメント（ステップ）から成っている
。エンベロープΔＸ用タイマーとＩ［エンベロープとエ
ンベロープΔＸと加減フラグ付エンベロープΔｙは現在
進行中のエンベロープセグメントを定義するエンベロー
プパラメータでアリ、このエンベロープパラメータは、
ＭＣＰＵＩＯのメインプログラム（第４図）の発音処理
４−９内において、エンベロープ値がセグメントの目標
値に到達の都度、更新される情報であり、インタラプト
処理ルーチン（第５図、第６図）ではこれらのエンベロ
ーフパラメータはエンベロープΔχ用タイマーを除いて
単に参照されるだけである。エンベロープΔＸはエンベ
ローフッ演算周期を表わし、目標エンベロープは現セグ
メントにおけるエンベロープの目標値を表わし、加減フ
ラグ付エンベロープΔｙは演算周期ごとのエンベロープ
の変化分を表わし、現在エンベロープは現在のエンベロ
ープ値を表わす、アドレス加算値、ループアドレス、エ
ンドアドレス及びスタートアドレス兼現在アドレスは外
部メモリ９０に置かれる基本波形に対するアドレス情報
であり、スタートアドレスは基本波形メモリ（外部メモ
リ９０内）のスタートアドレス、ループアドレスは基本
波形を繰り返し読み出す場合の戻り先のアドレス（第１
θ図ではスタートアドレスと同一）、エンドアドレスは
基本波形のエンドアドレスを表わし、現在アドレスは基
本波形の現在の位相を表わすアドレスであり、その整数
部が、基本波形メモリに現実に存在する記憶場所を表わ
し、その小数部が、この記憶場所からのずれを表わし、
アドレス加算値はタイマインタラプト処理ルーチンの時
間間隔ごとに現在アドレスに加算されるべき値で生成す
４楽音のピッチに正比例する。

詳細に述へると、９−１でエンベローフッ演算周期ΔＸ
と比較するためのタイマレジスタをインタラプトごとに
インクリメントし、９−２で△Ｘと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し、９−４．９−５でそれぞれ現在エンベロー
プの減算または加算を行う、９−６で現在エンベロープ
が目標エンベロープ値に達したかどうかをチエツクし、
達しておれば、現在エンベロープに目標レベルをセット
する。これによりメインプログラムの発音処理４−９で
次のエンベロープステップのデータがセットされること
になる。また発音処理４−９でゼロの現在エンベロープ
を読んだときには発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部子小数部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラプトによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化歪みは高音域の方が著しいた
め、原音の記録サンプリング周期より高速の周期で原音
を再生するのが好ましい、この実施例では原音（４−４
）再生の周期を２倍にしている（第１０図）、シたがっ
て、アドレス加算値が０．５のとき、Ａ４の音が得られ
るようになっている。この場合、Ａ＃４ではアドレス加
算値は０．５２９となり、Ａ３のとき、ｌとなる。これ
らのアドレス加算値はピッチデータとして制御データ兼
波形外部メモリ９０内に記憶されており、押鍵時には発
音処理４−９において、鍵に対応するピッチデータと選
択されている音色の波形スタートアドレス、波形エンド
アドレス及び波形ループアドレスがＲＡＭ１０６または
ＲＡＭ２０６の対応するレジスタ、すなわち、アドレス
加算値レジスタ、スタートアドレス兼現在アドレスレジ
スタ、エンドアドレスレジスタ、ループアドレスレジス
タにセットされる。

参考までに、第１Ｏ図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、Ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９−８で現在アドレ
スにアドレス加算値を加算して新しい現在アドレスを得
る。９−９で現在アドレスとエンドアドレスを比較し、
現在アドレス〉エンドアドレスならば、９−１０．９−
１１により。

現在アドレスくエンドアドレスのときは９−１２により
、物理上（番地上）または論理上（動作上）の次のアド
レスを計算し、９−１４でその整数部により基本波形メ
モリをアクセスして次回波形データを得る。ループアド
レスは動作上エンドアドレスの次のアドレスである。す
なわち、第１０図の場合、図示の波形は繰り返し読み出
される。したがって、現在アドレス＝エンドアドレスの
ときは次のアドレスとしてループアドレスの波形データ
を読み出す（９−１３）、９−１５．９−１６により、
現在アドレスの整数部で基本波形をアクセスして今回の
波形データを読み出す０次に、９−１７で次回波形値か
ら今回波形値を減算し、９−１８でその差に現在アドレ
スの小数部を乗算し、その結果を９−１９で今回の波形
値に加えることにより、波形の直線補間値を求める。こ
の直線補間したデータに現在エンベロープ値を乗算して
チャンネルの楽音データ値を得（９−２０）、それを波
形加算用レジスタの内容に加えて楽音データを累算する
（９−２１）、このレジスタに累算されたデジタル楽音
データがタイマインタラプト処理ルーチン（第５図）の
５−５でＤＡＣｌｏｏに送出される。これに関連し、第
１図ではＤＡＣ１００はステレオ出力を得るべく右ＤＡ
Ｃ１００Ｒと左ＤＡＣ１００Ｌから成っている。

この場合、ＭＣＰＵＩＯ，５ＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１０６．２０６上に
、選択ＤＡＣ指示データをもたせ、また、２つの波形加
算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡＣ
用波形加算用領域を設ける。また、７−１に対応するス
テップで左右のＤＡＣ用の各波形加算用領域をクリアし
、９−２０の処理の後、処理チャンネルに割り当ててい
るＤＡＣを選択ＤＡＣ指示データから判別し、対応する
波形加算用領域に処理チャンネルの楽音波形データを加
算する。そして、ＭＣＰＵＩＯのインタラプト処理ルー
チン（第５図）のステップ５−４に対応するステップで
、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形データと
右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩＯで
生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽音波
形データに加算し、加算結果である左ＤＡＣ用と右ＤＡ
Ｃ用の楽音波形データを５−５に相当するステップで、
それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送出す
る。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
Ｉ　Ｏと５ＣＰＵ２０という複数（７）ＣＰＵを有し、
各ＣＰＵにおいて、内蔵されるプログラムに従って音源
処理を実行することができる。なお実施例では１つの５
ＣＰＵを使用しているが、音源処理を行う複数の５ＣＰ
Ｕを設けるようにしてもよい。

＜５ＣＰＵ動作開始・終了機能（第１２〜第１５図、第
２〜第６図、第８図）〉 未実施例ニヨレばＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマーインタラプト発生部１１
６からインタラプト信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始サセ、ＭＣＰＵＩＯの
オペレーション制御回路ｌ１２が参照する５ＣＰＵ状態
フラグを“ＳＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音Ｓ第理）を完了したとき
に、これに応答して停止状態に移行し、ＭＣＰＵｌｏｉ
、ｍ動作完了信号を送り、ＭＣＰＵＩＯのオペレーショ
ン制御回路１１２が参照する５ｃＰＵ状態フラグを“５
ＣＰＵ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵｌｏはメインプ
ログラム（第４図）の実行中に、インタラプト発生部１
１６（第２図）からインタラプト信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラプ
ト処理ルーチンを実行する。更に、ＭＣＰＵＩＯはイン
タラプト信号に対し、５ＣＰＵリセット制御部１３４を
介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り、
これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、バスゲート１２８、ＲＡ
Ｍアドレス制御部２０４、ＲＡＭデータイン切り換え部
２４０、ライト信号切り換え部２４２も、５ＣＰＵ２０
自身の動作のためにセットされる）、このプログラムの
終了に伴い、５ＣＰＵ２０はオペレーション制御回路２
１２から動作終了信号Ｂを発生する。この信号Ｂは５Ｃ
ＰＵリセット制御部１３４に送られ、これを受けて５Ｃ
ＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停止
するために信号ＡとＢを反転する０反転された信号Ａを
受けて５ＣＰＵ２０の１’？ＯＭアドレス制御部２１４
のアドレス更新動作が停止し、５ＣＰＵ２０は停止する
。また信号Ｂは“５ＣＰＵ停止中”を示す信号としてＭ
ＣＰＵＩＯのオペレーション制御回路１１２に与えられ
る。ＭＣＰＵＩＯのインタラプト処理ルーチン（第５図
）の５−３に示す５ＣＰＵ状態検査命令を実行する際、
ＭＣＰＵＩＯのオペレーション制御回路１１２は５ＣＰ
Ｕ状態フラグＢを読む、フラグＢが“５ＣＰＵ停止中”
を示し、したがって、５ＣＰＵ２０での音源処理（第６
図）が完了しているときにＭＣＰＵＩＯは５−４に進ん
で５ＣＰＵ２０の生成した楽音波形データを読み込む。

ＭＣＰＵＩＯは第５図のインタラプト処理ルーチン終了
時にオペレーション制御回路１１２からＲＯＭアドレス
制御部１１４にメインプログラムへの復帰コマンド信号
を与えて４中断していたメインプログラムに制御を戻す
。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラプト処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラプト処理ル
ーチンを表わす０図示のように、インタラプト信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のプログラムを
中断し、インタラプト処理が各ＣＰＵｌ０１２０におい
て開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始◆終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫＩ、ＣＲ２はＭＣＰＵＩＯと５ＣＰＵ２
０におけるクロック発生回路１３６．２３６に入力され
る２相のマスタークロックであり、このマスタークロッ
クＣＫ１、ＣＲ２からクロック発生回路１３６はＭＣＰ
ＵＩＯ動作のための基本タイミングを与える３相のクロ
ックＴｌ、Ｔ２、Ｔ３を生成する。この３相りＵツクの
繰り返し周期がマシンサイクル（最短の命令実行時間）
を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ
３はそれぞれ、Ｔ１とＣＫＩ、Ｔ２とＣＲ２、Ｔ３とＣ
Ｒ３の論理積信号である。オペレーションラッチ信号は
ＭＣＰＵｌＯの制御用ＲＯＭ１０２のインストラクショ
ン出力ラッチ１０２ａにＲＯＭ１０２からのインストラ
クションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯと５ＣＰｔＪ２０に
共通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬｌ、ラッチＬ２、ゲート１１４２〜１１５４はＭＣ
ＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に含
まれる回路要素である。ラッチＬ１にはＭＣＰＵＩＯの
実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ　
（ＲＯＭ１０２からの現命令に含まれる情報）がクロッ
クＴＩＣＫＩでラッチされる。メインプログラム（第４
図）の実行中、ラッチＬｌの出力は次アドレスＢＮとし
てＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に入力
される。即ち、ラッチＬ１の出力はインバータ１１４４
．３状態インバータゲート１１４６（イネーブルされて
いる）を通ってＲＯＭアドレスデコーダ１０４へのアド
レス人力ＢＮとなる。ここでインタラプト発生部１１６
からインタラプト信号ＩＮＴが発生すると、この信号Ｉ
ＮＴを受けるＯＲゲート１１５４から、インバータ１１
４８を介してラッチＬ１の出力側にある３状態イン／ヘ
ータゲート１１４６をオフ（ハイインピーダンス）にす
る信号が加えられ、代りに　ＯＲゲート１１５４からの
信号により、割込入ロ／戻先アドレス選択ゲー）１１５
０の出力側にある３状態イン／−一タゲー）１１５２が
ゲート１１５０の出力をＲＯＭアドレスデコーダ１０４
のアドレス入力ＢＮに通す０割込入ロ／戻先アドレス選
択ゲー）１１５０はインタラプト信号ＩＮＴとラッチＬ
２からの出力信号を受けるＮＯＲゲート群で構成され、
“Ｈ”のインタラプト信号ＩＮＴ発生時に、インタラプ
ト処理ルーチン（第５図）の入口（エントリポイント）
を表わすオール“０”の信号を出力し、この信号は３状
態イン／曳タゲー）１１５２で反転ξれて、オール”１
”の信号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコーダ
１０４に入力される。そして次のオペレーシゴンラッチ
信号により、制御用ＲＯＭ１０２からインストラクシ、
ン出力ラツチ１０２ａにインタラプト処理ルーチンの最
初の命令がフェッチされる０以上により、ＭＣＰＵＩＯ
の制御がインタラプト処理ルーチンに移る。

更に、インタラプト発生部１１６からのインタラプト信
号ＩＮＴはクロックＴ２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はバスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退避）
してメインプログラムを中断させる。

更にインタラプト発生部１１６からのインタラプト信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロップ１３４２、ＮＡＮＤゲート１３４
４、Ｒ−Ｓフリップフロップ１３４６から成る。メイン
プログラムの実行中、Ｒ−Ｓフリップフロップ１３４６
はリセット状態にある（Ｑ＝＝“Ｌ”）、なお、図示し
ないがＲ−Ｓフリップフロップ１３４６はシステムのパ
ワーオン時にリセット状態に初期化される。

インタラプト信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）１
３４４から反転されて出力され、Ｒ−Ｓプリップフロッ
プ１３４６をセットする。この結果、Ｒ−Ｓフリップフ
ロップ１３４６のＱ出力、即ち信号Ａが“Ｈ”から“Ｌ
”に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“Ｌ
”　　（ＳＣＰＵ停止中を示す）から“Ｈ″　（ＳＣＰ
Ｕ動作中を示す）に変化する。信号Ａは、５ＣＰＵ２０
における次命令のアドレスＳＡＮをラッチするためのラ
ッチＬ３にリセット解除信号（ラッチＬ３のイネーブル
信号）として入力される。この結果、ラッチＬ３は次の
クロー２りＴｌＣＫ１のタイミングでバスＳＡＮに乗っ
ている５ＣＰＵプログラム（第６図）の最初の命令のア
ドレスをＳＢＮとして５ＣＰＵ２０のＲＯＭアドレスデ
コーダ２０４に入力する。このようにして、インタラプ
ト発生部１１６からのインタラプト信号ＩＮＴに応答し
て５ＣＰＵ２０の動作が開始し、第６図に示す音源処理
が実行される。

５ＣＰＵ２０が音源処理の最後の命令を実行する際、５
ＣＰＵ２０のオペレーション制御回路ｌ１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリツプフロップ２１２２にクロック
７２ＣＫ　１のタイミングで取り込まれた後１次のＴＩ
ＣＫＩのタイミング（次のダミー命令のラッチタイミン
グ）で動作するＮＡＮＤゲート２１２４で反転され、ロ
ーパルスの動作終了信号Ｂとして５ＣＰＵリセット制御
部１３４のＲ−Ｓフリップフロップ１３４６をリセット
する。この結果、Ｒ−Ｓフリップフロップ１３４６の互
出力、即ち、信号Ａは“Ｌ”から“Ｈ”に切り換り、Ｑ
出力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ動作中を示
す“Ｈ”から５ＣＰＵ２０停止中を示す“Ｌ”に切り換
る。“Ｈ”レベルの信号Ａ（リセット信号）により、う
７チＬ３の動作は禁止され、ラッチし３出力、つまり、
アドレスデコーダ２０４の入力はダミー命令の（Ｎｏｒ
命令）のアドレスに固定される。このときラッチＬ３の
入力バスＳＡＮには５ＣＰＵ音源処理プログラム（第６
図）の最初の命令のアドレス情報（Ｎｏｒ命令語に含ま
れる）が乗っている。

ＭＣＰＵＩＯはインタラプト処理ルーチン（第５図）の
５ＣＰＵ状態検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラプト処理ルーチンの最後の命令
の実行時に、オペレーション制御回路ｌ１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲー）１６５４、インバータ１１４８を通って
、ラッチＬｌの出力側のアドレスゲー）１１４６を一時
的にオフし、代りに、ラッチＬ２に結合する割込入ロ／
戻先アドレス選択ゲー）１１５０の出力側にあるアドレ
スゲー）１１５２を一時的に開く、この時点で、割込人
ロ／戻先アドレス選択ゲート１１５０はラッチＬ２に退
避してあった中断されたメインプログラムの命令のアド
レスを反転して通すインバータとして働き、このゲー）
１１５０の反転出力が信号パルスＲＴによりインバータ
として働く３状態ゲー）１１５２において再度反転され
る。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ
１０４には中断されていたメインプログラムの命令のア
ドレスが入力され、次のオペレーションラッチ信号によ
り、制御用ＲＯＭ１０２からインストラクション出力ラ
ッチ１０２ａを介してその命令が取り出される。このよ
うにして、ＭＣＰＵＩＯの制御はメインプログラムに復
帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラプト処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラプト処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラプト
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラプト処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラプト処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラプト処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラプト処理ルーチン）に
渡す複数のデータカくあ６．エンベロープΔＸ（エンヘ
ロー７’演ＸＭ期）　、　加減フラク付エンベロープΔ
Ｆ（エンベロ−プ変化分）目標エンベロープから成るエ
ンベロープパラメータはその例である。データ源である
外部データメモリ９０はエンベロープのセグメント（例
えばアタックセグメント、デイケイセグメント、サステ
ィンセグメント等）ごとにエンベロープパラメータを記
憶している。ＭＣＰＵｌｏのメインプログラムは発音処
理４−９において、押鍵（ノートオン）あるいはインタ
ラプト処理ルーチンのチャンネル音源処理（第９図）内
で検出されたエンベロープの目標値への到達（９−６，
９−７参照）に応答して所定のセグメントについてのエ
ンベロープパラメータ（新しい目標エンベロープ、エン
ベロープΔＸ１加減フラグ付エンベロープΔｙ）を外部
データメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１
０６（または５ＣＰＵ内部ＲＡＭ２０６）の対応するチ
ャンネル音源処理レジスタにセットすることによって複
数のデータから成るエンベロープパラメータを更新する
必要がある。このような複数のデータはインタラプト発
生部１１６からのインタラプト信４１１ＮＴによってメ
インプログラムが中断される前に、メインプログラムに
おいて更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラプトをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラプトマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラプトマスク方式（第１６、第１７、第２〜第７
図） この方式によれば、インタラプト発生部１１６からのイ
ンタラプトはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインタラプト処理ルーチン（第５図）に移るのが禁
止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラプトマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープパラメータに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取り出し、内
ｆｉＲＡＭ１０６内の転送バッファにモー２トする。

ここに転送バッファはデータ源とデータ目的地との間の
中間的な記憶部でありインタラプト処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラプトマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７２の
機能は外部データメモリ９０から内部ＲＡＭ１００への
複数のデータ転送命令を順次実行することで処理される
。

転送バッファからチャンネル音源用レジスタ群（インタ
ラプト処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される。このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラプト処理ルーチ
ン（第５図）に移行しないようにするため（あるいは５
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵｌｏはブロック１７−４に先
立ってブロック１７−３でインタラプトをマスクする命
令を実行する。このインタラプトマスク命令の実行中に
、ＭＣＰＵＩＯのオペレーション制御回路１１２からロ
ーアクティブのマスク信号ＭＡＳＫが発生する。このマ
スク信号ＭＡＳＫはインタラプト発生部１１６からのイ
ンタラプト信号ＩＮＴをマスクして、インタラプト処理
ルーチン（第５図、第６図）への制御の移行を禁止する
ように作用する。この目的のため、第１６図において、
インタラプト発生部１１６に結合するマスク解除特機部
１５０が設けられる。マスク解除特機部１５０は図示の
ように結合したＲ−Ｓフリップフロップ１５０２、ＡＮ
Ｄゲート１５０４、及びＤフリップフロップ１５０６を
含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ”レベルの
とき、インタラプト発生部１１６からのインタラプト信
号ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセ
ットされ、その出力が“Ｈ″のＭＡＳＫによりイネーブ
ルされているＡＮＤゲートを通って、Ｄフリップフロッ
プ１５０６にＴＩＣＫＩのタイミングで取り込まれ、こ
のＤフリ、プフロップ１５０６の出力が、実際のインタ
ラプト信号Ａ−ＩＮＴとしてＭＣＰＵＩＯのＲＯＭアド
レス制御部１１４に入力される。その結果、５ＣＰＵ動
作開始・終了機能のところで述べたように、ＲＯＭアド
レス制御部１１４のゲート１１５２からＲＯＭアドレス
デコーダ１０４にインタラプト処理ルーチン（第５図）
のエントリポイントのアドレスが入力されるとともに、
次のメインプログラム命令のアドレスがパスＡＮからラ
ッチＬ２に退避されて、ＭＣＰＵＩＯの制御がインタラ
プト処理ルーチンに移行し、メインプログラムは中断さ
れる。また、信号Ａ−ＩＮＴは５ＣＰＵリセット制御部
１３４に入力され、その結果、５ＣＰＵ動作開始・終了
機能のところで述べたように５ＣＰＵ２０のプログラム
（第７図）動作が開始する。Ｄフリップフロップ１５０
６からのＨレベルの出力はＲ−Ｓフリップフロー、プ１
５０２をリセットし、その結果、次のＴＩＣＫＩのタイ
ミングでＤフリップフロー、プ１５０６の出力（マスク
解除特機部１５０の出力）はＬレベルに切り換る。

これに対し、第１７図の１７−３に示すようにインタラ
プトマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラプ
ト発生部１１６からのインタラプト信号はＡＮＤゲート
１５０４によってマスクされる。その結果、マスク解除
特機部１５０４はマスク信号ＭＡＳＫがローアクティブ
の間、その出力Ａ−Ｉ　ＮＴを“Ｌ”の割込禁止レベル
にし、ＲＯＭアドレス制御回路１１４の通常動作を継続
させ、ＭＣＰＵＩＯに対するメインプログラムの制御を
続行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラプト発生部１１６からインタラ
プト信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラプト処理ルーチン（第５図、第６図）
は正しく更新ぎれたエンベロープパラメータを参照でき
、正しい演算結果（楽音波形データ）を得ることができ
る。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラプトマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ”レベ
ルに切り換る。複数のデータ転送を含むブロック１７−
４の実行中に、インタラプト発生部１１６からインタラ
プト信号が発生したような場合には、マスク解除特機部
１５０のＲ−Ｓフリップフロップ１５０２の出力によっ
て、このマスク解除命令の実行後にインタラプトの要求
が受け付けられ、上述したようにしてメインプログラム
が中断され、インタラプト処理ルーチンに制御が移行す
る。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラプト処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラプト処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ〜Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ　（本実施例の要素１０２に対応する）か
らのロング命令語にはソースレジスタの行アドレス（上
の例でいえばＡ）、ディスティネーションレジスタの行
アドレス（Ｂ）、最初のデータ転送に係るレジスタの列
アドレス（０）、最後のデータ転送に係るレジスタの列
アドレス（３）の情報が含まれる。ＲＡＭアドレス制御
部（本実施例の要素１０５に対応する）はロング命令の
実行に適するように構成され１列アドレスを最初の転送
の列アドレスから最後の転送の列アドレスまでデータ転
送の都度、ｌずつ更新するカウンタ（その出力がＲＡＭ
の列アドレス入力に順次加えられる）と、すべてのデー
タ転送が完了したことを検出するためカウンタ出力と最
後のデータ転送の列アドレス値とを比較し、一致したと
きにロング命令実行完了信号を発生する一致回路とを含
んでいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制Ｗ部１０５，２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラプト信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマツプを示し、第２０図にロング命令（単
一転送命令）と複数の転送命令との動作の比較を示し、
第２１図にロング命令を使用したエンベロープパラメー
タの転送に関連するフローチャートを示す。

第１８図において、インタラプト発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラプト信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲＳフリップフロップ１５２２、ＡＮ
Ｄゲート１５２４、Ｄフリップフロップ１５２６から成
り、Ｄフリップフロップ１５２６の出力（転送終了特機
部１５２の出力）が実際に作用するインタラプト信号Ａ
−ＩＮＴとしてＲＯＭアドレス制御部２１４と５ＣＰＵ
リセット制御部１３４に結合している。ＡＮＤゲー）１
５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間は、イ
ンタラプト発生部ｌ１６からインタラプト信号ＩＮＴが
発生しても、Ｄフリップフロップ１５２６の出力は“Ｌ
”のままであり、ＲＯＭアドレス制御部２１４と５ＣＰ
Ｕリセット制御部１３４はインタラプト信号ＩＮＴの作
用を受けない、ここに、信号〜ＬＯＮＧはロング命令の
実行中に“Ｌ″となる信号でありロング命令の実行完了
に伴ってＲＡＭアドレス制御部１０４の一致回路から発
生するロング命令実行完了信号に応答して“Ｈ”に復帰
する。＠号〜ＬＯＮＧのレベルが“Ｈ″のときには、イ
ンタラプト発生部１１６からのインタラプト信号ＩＮＴ
は転送終了時４１！ｔｓ２を通ってＲＯＭアドレス制御
部２１４と５ＣＰＵリセット制御部１３４に作用し、Ｍ
ＣＰＵＩＯの制御をメインプログラム（第４図）からイ
ンタラプト処理ルーチン（第５図）に移行させ、５ＣＰ
Ｕ２０のプログラム（第６図）動作を開始させる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラプト処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンベロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、新目標エンベロ
ープ、新エンヘローフΔｘ、　新加Ｈフラグ付エンベロ
ープΔｙである０本実施例において、これらのエンベロ
ープパラメータのデータ源は外部メモリ９゜（第１図）
にある、エンベロープパラメータの更新の際に（２１−
１）、外部データメモリ９０から内部ＲＡＭ１０６．２
０６のチャンネル音源データ領域への直接の転送は望ま
しくないので、外部データメモリ９０からのエンベロー
プパラメータはいったん内部ＲＡＭ１０６内の転送用バ
ッファ領域に移しく２ｌ−２）、次に、転送用バッファ
領域からチャンネル音源データ領域に移す（２１−３）
。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタｘ４〜Ｘ７（７）連
続領域にマツピングされエンベロープパラメータについ
ての１チヤンネル音源データ領域はレジスタＡ４〜Ａ７
の連続領域にマツピングされている。したがって、１チ
ヤンネルでエンベロープパラメータを更新する必要のあ
るときには、２１−３で、レジスタｘ４〜ｘ７をレジス
タＡ４〜Ａ７に転送するロング命令を実行すればよい、
この命令が実行されている間は、上述したようにインタ
ラプト信号ＩＮＴがインタラプト発生部１１６から発生
しても、転送終了特機部１５２のロング命令完了待機機
能により、ロング命令が終了するまではインタラプト信
号の作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセ
ット制御制御部４に波及しない（第２０図（Ｂ）参照）
、この結果、チャンネル音源データ領域のエンベロープ
パラメータが全て正しい更新値に変更された後にインタ
ラプト処理ルーチンが開始するので、その演算結果（楽
音波形データ）が正しい値を示し、誤りのない動作が保
証される。

これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令ｌの実行中にインタラプト信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラプ
ト処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果、インタ
ラプト処理ルーチンの処理結果（楽音波形データ）は誤
った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラプトマスク命令
、インタラプト解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクショ
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からチー２チ１０２
ａを介して与えられるロング命令語に含まれるモード信
号（命令がロングであることを示している）によって、
インストラクション出力ラッチ１０２ａ、２０２ａに加
えるオペレーションラッチ信号の発生を禁止し、ロング
命令の実行完了信号に応答して次のマシンサイクルでオ
ペレーションラッチ信号を発生する回路をオペレーショ
ン制御回路１１２内に設ければ、インタラプト信号ＩＮ
Ｔがロング命令の実行中に発生しても制御用ＲＯＭ１０
２．２０２からインタラプト処理ルーチンの最初の命令
語はロング命令の実行が終了するまではインストラクシ
ョン出力ラッチ１０２ａ、２０２ａにフェッチされない
（したがって実行もされない）ので実施例と同様の効果
が得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯからＳＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えられている０ｇｅ来技術ではこの種のインタ
ーＣＰＵデータアクセスに時間がかかる問題がある。従
来技術ではアクセスを要求するＣＰＵからアクセスを要
求されるＣＰＵに対し、要求信号を与える。アクセスを
要求されるＣＰＵはこの要求信号に対し、ただちに要求
側ＣＰＵからのデータアクセスを許可する承認信号を発
生することはできず、実行中のオペレーションが完了す
るまで承認信号の発生を遅延させる。したがって、従来
のインターＣＰＵデータアクセス方式は高速処理が要求
されるアプリケーションにおける障害の１つとなってい
る。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＦＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ｃｐｕ停止モ一ド利用方式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラプ
ト処理ルーチン（第５図）の開始と同時に開始し、ＭＣ
ＰＵＩＯのインタラプト処理ルーチンが終了する前に終
了する。したがって、ＭＣＰＵＩＯにおいてメインプロ
グラム（第４図）が動作している間は５ＣＰＵ２０は停
止モード（リセット状態）にある、第２図に示すように
停止モード中では、リセット制御部１３４からの信号Ａ
が“５ＣＰＵ停止中”を示す“Ｈ″レベルなる。この信
号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭアドレ
ス制御部２１４の動作が停止し、ＲＡＭアドレス制御部
２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２からのＲＡ
Ｍアドレス八スへＡではなく、ＭＣＰＵＩＯからパスゲ
ート１２８を介してＲＡＭアドレスバスＭａに結合して
ＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６の指定ア
ドレスを受けるように動作モードが設定され、ＲＡＭデ
ータに切り換え部２４０は５ＣＰＵ２０（７）オペレー
ション結果（ＡＬＵ部２０８出力または乗算器２１０出
方）を運ぶデータバスＤＢではなくＭＣＰＵＩＯからの
データを運ぶデータバスＤ　ＯＵＴにＲＡＭ２０６（７
）データインヲ結合する動作モードに設定され、ライト
信号切り換えぼ２４２は５ＣＰＵオペレ一シヨン制御回
路２１２からのリード／ライト制御信号ではなくオペレ
ージ、ン制御回路１１２からのり一ド／ライト制御信号
ＣをＲＡＭ２０６のリード／ライト制御入力に結合する
動作モードに設定される。このように停止状態のとき、
５ＣＰＵ２０はＭＣＰＵｌＯによってデータアクセスが
可能な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状態（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
る５ＣＰＵリセット制御部１３４からの５ＣＰＵ状態フ
ラグの検査はＭＣＰＵＩＯのインタラプト処理ルーチン
（第５図）のなかで１回だけ行えばよい（５３参照）、
いったん停止状態が確認されれば、次のインタラプト信
号ＩＮＴが発生するまで、再度の確認をする必要なしに
、−命令の実行で、ＭＣＰＵＩＯは５ＣＰＵ２０の内部
ＲＡＭ２０６をアクセスできる。したがって、従来に比
べ、５ＣＰＵ２０へのデータアクセスに要する時間が大
幅に短縮される。

瞬時強制アクセス　式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タアク
セス時に５ＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によれば。

ＭＣＰＵＩＯは任意のときに５ＣＰＵ２０の状態を調べ
る必要なしに５ＣＰＵ２０を高速に（−命令実行で）ア
クセスできる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５Ｃ
ＰＵ動作開始終了機能に関する要素（第２図の５ＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセット制御回路１３４からの５ＣＰＵ動作起動／停
止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭアドレ
ス制御部２１４にのみ供給すれば十分である。第２３図
と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強制ア
クセスに関する動作のタイムチャートを第２５図に示す
。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレージオン制御回路１１２Ｍから出
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵＩ
Ｏのクロック発生回路１３６と５ＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
Ｋ１．ＣＫ２を受けるが、出力するクロックのタイミン
グは独立である。ＭＣＰＵＩＯではクロック発生回路１
３６からの３相のクロック信号Ｔ１、Ｔ２．Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ、方、５ＣＰＵ２０ではクロック発生回路２３６Ｍか
らの３相のクロック信号ＳＴＩ、ＳＴ２、Ｓｒ１の一周
期でそのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴＩのタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロ７りＳｒ１のタイミングに一致している０両ＣＰＵ
間で取り得る他のタイミング関係はＴＩがＳＴＩに一致
する関係とＴ１がＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内部ＲＡＭ２０Ｂをアクセスできるよう
に、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定アドレ
スに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ２０６
に対するアドレス制御部２０４、データイン切り換え部
２４０、及びライト信号切り換え部２４２の各動作モー
ドをＭＳＣＰＵ側”から“ＭＣＰＵ側”に切り換える機
能を有する。このために、５ＣＰＵアクセス信号はこれ
らの要素１２８．２０４．２４０．２４２の動作モード
を選択する制御入力にＤフリー、プフロップ２５０とＡ
ＮＤゲート２５２とから成る遅延回路を介して結合して
いる。このようなアクセス可能状態の下で、ＭＣＰＵＩ
Ｏはバスゲート１２８、ＲＡＭアドレス制御部２０４を
介して５ＣＰＵ内部ＲＡＭ２０６をアドレッシングし、
リードアクセスの場合には５ＣＰＵ内部ＲＡＭ２０６か
ら出力されるデータをバスゲート１３２を介してＭＣＰ
Ｕ内部ＲＡＭ１０６に読み込み、ライトアクセスの場合
には、パスゲー）１３０を介して書き込みデータをデー
タバスＤ　ＯＵＴ　に乗せ、５ＣＰＵ内部ＲＡＭ２０６
にライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（＠１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫ１のタイミングでチー２チする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵｌｏは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵｌｏではこの
データ書込オペレーションの最初のタイムスロットＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す０次のタ
イムスロットＴ２でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ
２０６をアドレー、シングする。最後のタイムスロット
Ｔ３でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ２０６にライ
ト信号Ｃを与えてＲＡＭ２０６にデータを書き込む、５
ＣＰＵ２０側にとってＭＣＰＵＩＯからの５ＣＰＵアク
セス信号りは５ＣＰＵ２０（７）オペレーション２がタ
イムスロットＳＴ２に移るときはアクティブに変化して
いる。このオペレーション２は５ＣＰＵ２０のＲＡＭ２
０６にある被演算数と演算数をＡＬＵ部２０８またハ乗
算器２１０で演算するような命令のオペレーションであ
り得る。ＭＣＰＵｌｏがらの５ＣＰＵアクセスタイムの
直前のタイムスロットテアルオヘＩｙ　−ジョン２の最
初のタイムスロッ）ＳＴＩ−ｔ’５ＣＰＵ２０はＲＡＭ
Ｉ　Ｏ６から演算数のデータを取り出し、そのデータを
クロー７りＴＩＣＫＩにより演算数ラッチ１０６ａにラ
ッチしている０ＭＣＰＵｌ０からの５ＣＰＵアクセス信
号りが発生しなければ、５ＣＰＵ２０は次のタイムスロ
ットＳＴ２でＲＡＭ１０６から被演算数を取り出して被
演算数ラッチｌＯｂにラッチし、最後のタイムスロット
ＳＴ３でＡＬＵ部１０８または乗算器１１０で演算を実
行してＲＡＭ１０６の被演算数レジスタに書き込む、実
際には図示のようにオペレーション２の最初のタイムス
ロツ）ＳＴＩに続いてＭＣＰＵＩＯからの５ＣＰＵアク
セス信号りが発生している。この場合、１つの対策はオ
ペレーション２の残り２つのタイムスロットＳＴ２とＳ
Ｔ３で実行すべき処理を５ＣＰＵアクセス信号りが除去
されるまで、即ちＭＣＰＵＩＯの５ＣＰＵアクセスオペ
レーシヨンが終了するまで中断することである。この方
式でもＭＣＰＵＩＯは５ＣＰＵ２０をアクセスするオペ
レーションを最短時間（ＭＣＰＵＩＯ（７）内ｆｆｌＲ
ＡＭ１０６をアクセスするのと同じ時ＦＩＩＪ）内に実
行できるが、５ＣＰＵ２０にとっては最適でｊオなくＭ
ＣＰＵＩＯからの５ＣＰＵアクセスオペレーシヨンの都
度、５ＣＰＵ２０のオペレーションがタイムスロット３
つ分遅延されることになる。都合のよいことに、ＭＣＰ
ＵＩＯの５ＣＰＵアクセスオペレーシヨンの最初のタイ
ムスロットＴＩで実行される処理は５ＣＰＵ２０に影響
を与えない処理である。この特徴を利用し、実施例では
ＭＣＰＵＩＯから５ＣＰＵアクセス信号りが与えられて
も、ＭＣＰＵｌｏのタイムスロ、　トＴｌの間は、５Ｃ
ＰＵ２０自身のオペレーションが継続できるようにして
、５ＣＰＵ２０の動作遅れをできるだけ短かくしている
。第２５図の例でいえば、５ＣＰＵ２０はＭＣＰＵ　１
０の５ＣＰＵデータ書込オペレーシヨンの最初のタイム
スロットＴ１の開に、ＲＡＭ２０６かも被演算数のデー
タを取り出し、ラッチ２０６ｂにクロック５Ｔ２ＣＫ１
を与えて被演算数をラッチさせている。その後、５ＣＰ
Ｕクロック発生回路２３６の動作は５ＣＰＵアクセス信
号りが除去されるまで停止し、５ＣＰＵ２０は待ち状態
に置かれる。そしてこの待ち状態の間、５ＣＰＵ２０の
要素１２８．２６４．２４０，２４２は５ＣＰＵ７クセ
ス信号りにより“ＭＣＰＵ側”に切り換えらｎ、ＭＣＰ
Ｕｌｏｏ）ＳＣＰＵデータ書込オペレーションにおける
タイムスロッ）Ｔ２、Ｔ３に関する処理が実行されて５
ＣＰＵ内部ＲＡＭ２０６にＭＣＰＵＩＯからのデータが
書き込まれる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロック発生回路２３６は動作を再開し
、クロックＳＴ３を“Ｈ”に変化させる、更に、５ＣＰ
Ｕアクセス信号りの除去により、５ＣＰＵ２０の要素１
２８．２０４．２４０．２４２がｋＳＣＰＵ側”に戻さ
れ、５ＣＰＵ２０自身の動作が可能な状態になる。そこ
でＳＣＰＵ２０はこのタイムスロッ）Ｓｒ１において、
ＡＬＵ部２０８または乗算器２１０の演算出力をＲＡＭ
２０６に書き込んでオペレーション２の残りの部分を実
行する。

第２５図のタイムチャートに示すように、５ｃＰＵ２０
（７）動作がＭＣＰＵｌ　０から（７）ＳＣＰＵ７クセ
スオペレーシヨンの都度、中断される時間はタイムスロ
ット２つ分だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０６
からデータを読み出すリードアクセスオペレーションの
場合、そのタイムスロットＴ２でＭＣＰＵＩＯはＳＣＰ
Ｕ内部ＲＡＭ２０６を７ドレツシングし、タイムスロッ
トＴ３でＭＣＰＵ内部ＲＡＭ１０６をアドレッシングし
てＳＣＰＵ内部ＲＡＭ２０６からのデータをバスゲート
１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短峙間内で実行でき、待ち時間命令を実行する必
要がない、更に、瞬時強制アクセス方式によれば、５Ｃ
ＰＵ２０のオペレーションを途中で中断し、ＭＣＰＵＩ
Ｏの５ＣＰＵアクセスオペレーシヨン後に、中断された
ところからオペレーションを再開できる。したがって、
ＭＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに先立っ
て５ＣＰＵ２０の状態を検査する必要はなく、任意のと
きに、例えば、インクラブド処理ルーチン（第５図）中
でも自由に５ＣＰＵ２０をアクセスすることができる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 ｌｓ１図において外部メモリ９０は複数のＣＰＵ、Ｉｌ
ｌちＭＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメ
モリである。したがって外部データメモリ９０に対する
複数のアクセス、即ち、ＭＣＰＵＩＯからの外部データ
メモリ９０アクセスと、５ＣＰＵ２０からの外部データ
メモリ９０アクセスをサポートする手段が必要である。

更に、外部データメモリ９０を共用化する場合において
ＭＣＰＵＩ　ｏと５ｃｐｔｒｚｏとが外部データメモリ
９０を同時にアクセスを試みることを許容するのが望ま
れる。ＭＣＰＵｌｏと５ＣＰＵ２０．！：（７）間で外
部データメモリ９０に対する使用権（トークン）を交換
する機能を設けることにより、ＭＣＰＵＩＯと５ＣＰＵ
２０が同時には外部データメモリ９０をアクセスしない
ようにすることもできるが、トークンの手続は外部デー
タメモリアクセスのための準備時間を占めるので、外部
データメモリアクセスに要するトータルの時間が長くな
り、効率的でない、一方、ＭＣＰＵＩＯと５ＣＰＵ２０
による外部データメモリ９０の同時アクセスを許容する
場合、メモリ９０自体は物理的に同時アクセス不能であ
るので、同時アクセスによるアクセス競合を解消する手
段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９ｏからのデータ出力はデータ変換回路７０、Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスチッチ３０Ｓ、アドレ
ス切り換え回路４０、アドレス変換回路６０を介して外
部メモリ９０のアドレス入力に結合されており、外部メ
モリ９０からのデータ出力はデータ変換回路７０、ＳＣ
ＰＵ外部メモリデータラッチ８０Ｓ、データバスＳＤを
介して５ＣＰＵ２０に結合されている。そして、ＭＣＰ
ＵＩＯと５ＣＰＵ２０からの外部データメモリアクセス
要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒｏ
ｍａを受けるメモリ装置競合回避回路５０により、上記
ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰＵ
外部メモリアドレスチッチ３０Ｓ、アドレス切り換え回
路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、５Ｃ
ＰＵ外部メモリデータラッチ８０Ｓが制御されるように
なっている。このメモリ装置競合回避回路５゜に上述し
たアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５ｏのブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵリセット信号５ＲＥＳ　（第１図において
図示省略）が結合する。ＭＣＰＵリセット信号ＭＲＥＳ
はセットリセット回路（Ｒ−Ｓフリップフロップ）５０
２とその出力に結合するセットリセット回路５０６をリ
セットし、信号ＭＣＰＵ−ｒｏｍａは、セットリセット
回路５０２をセットする。セットリセット回路５０２は
ＭＣＰＵＩＯからのアクセス要求を一時記憶し、出力側
セ７トリセ？）回路５０６はセット状態において、ＭＣ
ＰＵＩＯからのアクセス要求が受け付けられて外部メモ
リデータアクセス制御信号発生回路５１０を介してアク
セスのオペレーションが実行中であることを示す、同様
に５ＣＰＵリセット信号５ＲＥＳはセットリセット回路
５０４とその出力に結合するセットリセット回路５０８
をリセットし、信号ＳＣＰＵ−ｒｏｍａはセットリセッ
ト回路５０４をセットする。セットリセット回路５０４
は５ＣＰＵ２０からのアクセス要求を一時記憶し、出力
側セットリセット回路５０８はセット状態において５Ｃ
ＰＵ２０からのアクセス要求が受け付けられアクセスの
オペレーションが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセット状態の出力“Ｈ”は５ＣＰＵアクセ
ス実行セットリセット回路５０８がセット状態でないこ
とを条件として、即ち、５ＣＰＵ２０のアクセスオペレ
ーションが実行中でないことを条件として（値入力が５
０８からのインバータ５２２を介した反転入力に結合す
るＡＮＤゲート５２４を介して）ＭＣＰＵアクセス実行
セットリセット回路５０６をＭＣＰＵアクセス実行状態
にセットし、このＭＣＰＵアクセス実行セットリセット
回路５０６をセットする信号により、ＯＲゲー）５１２
　（値入力がリセット信号ＭＲＥＳに結合する）を介し
てＭＣＰＵアクセス要求セットリセット回路５０２をリ
セットする。同様に、５ＣＰＵアクセス要求セットリセ
ット回路５０４のセット状態の出力“Ｈ″はＭＣＰＵア
クセス実行セットリセット回路５０６がセット状態でな
いことを条件として、即ちＭＣＰＵＩＯのアクセスオペ
レーションが実行中でないことを条件として（値入力の
１つが５０６からのインバータ５２０を介した反転入力
に結合するＡＮＤゲート５２６）を介して５ＣＰＵアク
セス実行セットリセット回路５０８を５ＣＰＵアクセス
実行状態にセットし、この５ＣＰＵアクセス実行セット
リセット回路５０８をセー７トする信号により、ＯＲゲ
ート５１６　（値入力がリセット信号５ＲＥＳに結合す
る）を介して５ＣＰＵアクセス要求セットリセット回路
５０４をリセットする１以上の構成により、片方（７）
ＣＰＵ　（例えば５ＣＰＵ２ｏ）からアクセス要求があ
っても、他方のＣＰＵ（ＭＣＰＵＩＯ）に関するアクセ
スオペレーションが実行中のときは、その実行が完了す
るまではアクセスを要求したＣＰＵ　（ＳＣＰＵ２０）
に関するアクセスオペレーションは実行されない、これ
により、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレーションを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号″
Ｈ”によりインバータ５２５を介してＡＮＤゲート５２
６を禁止しており、セットリセット回路５０２がセット
中のときは５ＣＰＵアクセス要求セットリセット回路５
０４がセット状態でも５ＣＰＵアクセス実行セットリセ
ット回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１０は、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥとＯＥは外部メモリ７からデータを出
力するための制御信号であり、信号ＭＤＬはＭＣＰＵ外
部メモリデータラッチ８０Ｍに外部メモリ９０からのデ
ータをラッチするための制御信号であり、信号ＳＤＬは
ＳＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ９
０からのデータをラッチするための制御信号である。外
部メモリデータアクセス制御信号発生回路５１０はアク
セスオペレーションの実行を終了するとＥＮＤ信号を発
生する。このＥＮＤ信号により、セット状態にあつたア
クセス実行セットリセット回路はリセットされる。即ち
、ＥＮＤ信号は抽入力がセットリセ。

ト回路５０６の出力に結合するＡＮＤゲート５２８と抽
入力がＭＣＰＵリセット信号ＭＲＥＳに結合するＯＲゲ
ート５１４を介してセットリセット回路５０６のリセッ
ト入力に結合し、また抽入力がセットリセット回路５０
８の出力に結合するＡＮＤゲート５３０と抽入力が５Ｃ
ＰＵリセット信号５ＲＥＳに結合するＯＲゲート５１８
を介してセットリセット回路５０８のリセット入力に結
合する。

５ＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、５ＣＰＵ２０のア
クセスオペレーションが実行中のときに、ＳＣＰＵ外部
メモリアクセス用アドレスラッチ３０５からの５ＣＰＵ
アドレスを選択し、その他の場合はＭＣＰＵ外部メモリ
アクセス用アドレスラッチ３０ＭからのＭＣＰＵアドレ
スを選択する。

第２７図の場合、ＭＣＰＵＩＯと５ＣＰＵ２０は“ＭＣ
ＰＵオペレーションのｒｏｍａ、　　“５ＣＰＵオペレ
ーシヨンのｒ　ｏ　ｍ　ａ″に示すように同時に外部メ
モリ９０に対するアクセスを要求している。このｒ　ｏ
ｍａ命令のオペレーションにおいて、ＭＣＰＵＩＯはア
ドレスバスＭＡにアドレス情報を送出し、信号ＭＣＰＵ
−ｒｏｍａを出力してＭＣＰＵ外部メモリアクセス用ア
ドレスラッチ３０Ｍにアドレス情報をラッチさせ、同様
に５ＣＰＵ２０はアドレスバスＳＡにアドレス情報を送
出し、信号ＳＣＰＵ−ｒｏｍａを出力しテ５ＣＰＵ外部
メモリアクセス用アドレスチッチ３０Ｓにアドレス情報
をラッチさせる。同時に発生するＭＣＰＵ−ｒｏｍａ信
号とＳＣＰＵ−ｒｏｍａ信号により、メモリ装置競合回
避回路５０のＭＣＰＵアクセス要求セットリセット回路
５０２と５ＣＰＵアクセス要求セットリセット回路５０
４は同時にセットされる。これに対し、上述したＭＣＰ
Ｕアクセス優先論理に従い、ＭＣＰＵアクセス実行セッ
トリセット回路５０６がただちにセット状態に変化し、
それにより外部メモリデータアクセス制御信号発生回路
５１０が外部メモリ９０に対するＭＣＰＵＩＯのアクセ
スオペレーションを実行する。この時点でアドレス切り
換え回路４０はＭＣＰＵＩＯからのアドレス情報を選択
している。ＭＣＰＵｌｏのアクセスオペレーションの期
間を第２７図の左方の期ＭｓＬで示す（なお、回路５１
０は２相のマスタークロックＣＫ１．ＣＫ２で動作する
が、第２６図では図示を省略しである）、外部メモリデ
ータアクセス制御信号発生回路５１０は期間ｎでチー、
ブイネーブル信号ＣＥをローアクティブにし１期間ｎの
後半の期間ｍで出力イネーブル信号ＯＥをローアクティ
ブする。したがって、この期間ｍにおいて外部メモリ９
０からＭＣＰＵ　Ｉ　Ｏが要求したデータが出力され、
この期間ｍ内に外部メモリデータアクセス要求信号発生
回路５１０から発生する信号ＭＤＬにより、この出力デ
ータがＭＣＰＵ外部メモリデークラッチ８０Ｍにラッチ
される。これにより、外部メモリデータアクセス要求信
号発生回路５１０のＭＣＰＵＩＯのためのアクセスオペ
レーションは完了するので、回路５１０はエンド信号Ｅ
ＮＤを出力する。これにより、ＭＣＰＵアクセス実行セ
ー、トリセット回路５０６はリセットされ１代りに５Ｃ
ＰＵアクセス実行セットリセット回路５０８がセットさ
れる。これにより信号ＭＳＥＬは５ＣＰＵアドレス選択
を示す“Ｌ”レベルに変化し、アドレス切り換え回路４
０は５ＣＰＵ２０からのアドレスを選択して外部メモリ
９０をアドレッシングする。更に、５ＣＰＵアクセス実
行セットリセット回路５０８からのセット信号に応答し
て外部メモリデータアクセス制御信号発生回路５１０が
５ＣＰＵ２０のためのアクセスオペレーションを実行す
る。この期間を第２７図の右側の期間文で示す、このオ
ペレーションにおいて外部メモリデータアクセス制御信
号発生回路５１０は信号ＣＥをローアクティブにし、そ
の後半の期間ＰＩ信号ＯＥをローアクティブにして５Ｃ
ＰＵ２０の要求したデータを外部メモリ９０から出力さ
せ、その出力中に信号ＳＤＬを発生して５ＣＰＵ外部メ
モリデータラッチ８０３に５ＣＰＵ２０の要求したデー
タをラッチさせる。これにより、外部メモリデータアク
セス制御信号発生回路５１０の５ＣＰＵ２０のためのア
クセスオペレーションは完了するので同回路５１０はエ
ンド信号ＥＮＤを出力して５ｃＰＵアクセス実行セット
リセット回路５０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０Ｓの出力データを読むことにより、要求し
たデータを得ることができる。

コノようにして各ＣＰＵｌ０１２０はｒ　ｏ　ｍ　ａ命
令（外部メモリアクセス要求命令）を実行後、メモリ装
置競合回避回路５０が両ＣＰＵのためのアクセスオペレ
ーションを実行する所定の期間２文だけ待てば要求した
データを得ることができ、アクセス競合の問題が解消さ
れる。更に、待機時間が一定（２交）なので、各ＣＰＵ
ｌ０１２０はこの期間を他の命令の実行に使用すること
ができ、プログラム命令の実行効率が最適化される。

なお、Ｍ　ＣＰ　Ｕ　−ｒ　ｏ　ｍ　ａ信号と５ＣＰＵ
ｒ　ｏｍａ信号のタイミング関係がその他のタイミング
関係となる場合については図示を省略しているが、いか
なる場合でも、各ＣＰＵｌ０１２０はｒ　ｏｍａ命令を
実行後、所定の期間２文待てばその時点で既に各ＣＰＵ
の外部データラッチには要求したデータがラッチされて
いるので、そのデータの入手が可能である。

くアドレス・データ変換／＼−ドウエア（第２８〜第３
２図、第１図）〉 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（原データから抽出され
る所望の情報）を作成することがしばしば望まれる。特
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、演算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ変換手続に時間がかかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０６，２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため、ＣＰＵｌ０１２０と外部メモリ９０との間のア
ドレス径路上にアドレス変換回路６０が設けられ、また
外部メモリ９０とＣＰＵｌ０１２０との間のデータ径路
上にデータ変換回路７０が設けられ、各変換回路６０．
７０はｒｏｍａ命令の実行時にＣＰＵｌ０１２０から与
えられる制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏｍａのリスト
を示す、第１の命令ｒ　ｏ　ｍ　ａ　Ｏは変換なしの転
送命令であり、これに対し、アドレス変換回路６０はＣ
ＰＵｌ０．２０から与えられる入力アドレスをそのまま
出力アドレスとして外部データメモリ９０に通し、デー
タ変換回路７０も外部データメモリ９０からのデータ（
１６ビツトデータ）を無変換で通してＣＰＵｌ０１２０
に渡す。

この無変換転送命令ｒｏｍａｏではＣＰＵｌ０１２０か
ら変換回路６０．７０に与えられる変換制御用の信号Ｒ
１，Ｒ２、Ｒ３はいずれも“Ｌ″レベルなる。

第２の命令ｒｏｍａｌは特殊波形の読み出しに適した命
令である。この命令に対し、アドレス変換回路６０はＣ
ＰＵｌ０１２０から送られてきた入力アドレスの第１３
ビツトＡ１２が“Ｏ”のときは下位１２ビー７トを無変
換で通すが第１３ビツトＡ１２がｌ″のときは下位１２
ビツトを反転させる。なお、アドレス変換回路６ｏの出
力アドレスの第１３ビツトは入力アトレスの第１３ピツ
）Ａ１２の値にかかわらず“θ″に固足される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０，２０に送るデータの第１３ビツト
０１２とするとともにＡｌ１が“１″のとき下位の１２
ビツトデータを反転する形式で外部メモリ９０からのデ
ータを変換する。したがって、外部メモリ９０のアドレ
ス領域００００〜０ＦＦＦに第２８図に示すような有効
データビット数１２の特殊波形データ（ｏ　ｏ　ｏ　。

〜０ＦＦＦ）があるとすると、ＣＰ［Ｊｌｏ、２０がこ
の命令を指定アドレス００００〜Ｉ　ＦＦＦの範囲につ
いて繰り返し実行した場合に、アドレス変換回路６０か
ら出力される外部メモリアドレスはいったん００００か
ら０ＦＦＦに進み、この間、データ変換回路７０は外部
メモリ９０からのデータをそのまま通し、その後、アド
レス変換回路６０の反転動作により、外部メモリ９０へ
のアドレスは０ＦＦＦからｏｏｏｏに後進し、この間、
データ変換回路７０は外部メモリ９ｏかも出力されるデ
ータの下位１２ビツトを反転し、第１３データビツトＤ
１２を１″にして変換されたデータを出力する。結局、
ＣＰＵｌ０１２０がアドレスを００００〜Ｉ　ＦＦＦに
動かして命令ｒ。

ｍ　ａ　１を繰り返し実行した場合に、ＣＰＵｌ０１２
０が実際に受け取る波形は第２８図のｒＯｎｌＬｌの欄
の右方に示すような波形となる。この変換波形は左方に
示す外部メモリ９０内の原波形を所定の態様で延長した
繰り返し波形（アドレス０ＦＦＦ、データ０ＦＦＦの点
について対称な波形）である、この結果、記憶容量の点
についていうと、変換波形のデータ自体を予め外部デー
タメモリ９０に記憶させる方式に比べ、波形データ記憶
容量が半分になる利点がある。この命令ｒ　ｏ　ｍ　ａ
ｌの場合、制御信号Ｒ１，Ｒ２、Ｒ３のうちＲ１のみが
“Ｈ”レベルになる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ”レベルになる。

外部データメモリ９０の１アドレス（１語）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツ）Ａ１５が“０”のときは、外部データ
メモリ９ｏからの１６ビツトデータのうち、下位の８ビ
ツトを残し、上位の８ビツトを“０”にマスクする変換
を実行し、Ａ１５が“１″′のときは外部データメモリ
９０から１６ビツトデータのうち、上位の８ビツトを下
位８ビツトにシフトする（残った上位８ビツトはマスク
）変換を実行する。また、データ変換回路７０において
入力アドレスの第１６ビツトＡ１５を制御信号として使
用しているので、アドレス変換回路６０ではＡ１５の値
にかかわらず出力アドレスの第１６ビツトを所定値″θ
″にマスクする。なお、この場合において外部データメ
モリ９０からの１６ビー、ト情報の上位８ビツトと下位
ビットとの関係は、１つのデータ（例えば位相データ）
における上位データ部分（例えば整数部）と下位データ
部分（例えば小数ｍ）のような関係であってもよいし、
異なる２種類の８ビツトデータ（例えばレートデータと
レベルデータ）の各々であるような独立な関係であって
もよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ″レベルなる。この命令に対し、データ変換回路
７０は外部メモリ９０からの１６ビツトデータのうち、
ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ１
５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下位
の３ビツトｂｉｔ２〜ｂｉｔＯを０にマスクする変換を
行う、ここに、外部メモリ９０の１６ビツトデータのう
ち上位１２ビツトは例えばｂｉｔ１５を符号ビットとす
る波形データであり、下位４ビツトは別のデータを表わ
す、この場合、上記の変換により、ＣＰＵｌ０１２０は
内部ＲＡＭ１０６．２０６上で使用するのに適したフォ
ーマットの波形データを高速に読み取ることができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌＯまたは５Ｃ
ＰＵ２０からアドレスラッチ３０Ｍ、３０Ｓ、アドレス
切り換え回路４０を介して入力される１６ビツトのアド
レスのうち、下位１２ビツト（ｂ　ｉ　ｔ　Ｏ〜ｂｉｔ
ｌｌ）が詳細を第３０図に示す反転回路６１０に入力さ
れる。この反転回路６１０は信号Ｒ１が命令ｒｏｍａｌ
を表わす“ｌ”でアドレスのＡ１２が“１″のときＡＮ
Ｄゲー）６１２からの信号により動作して入力されるア
ドレスの下位１２ビツトを反転させる。また、命令ｒ　
ｏｍａｌの実行時に“ｌ”となる信号Ｒ１はインバータ
６０２を介して、ＡＮＤゲート６０４を禁止し、入力ア
ドレスのＡ１２の値にかかわらず出力アドレスの対応ビ
ット（ｂｉｔ１２）を“ＯＮにする。入力アドレスのＡ
ｌ１とＡ１４はそのまま出力アドレスの対応ピッ）（ｂ
ｉｔ１３、ｂｉｔ１４）として出力される。入力アトレ
スのＡ１５（ＭＳＢ）はＡＮＤゲート６０８を介して出
力アドレスの対応ビーアト（ｂｔｔ１５）となる、命令
ｒ　ｏ　ｍ　ａ　２の実行中を表わす“ｌ”の信号Ｒ２
が発生しているとき、この信号Ｒ２がインバータ６０６
を介してＡＮＤゲート６０８を禁止して出力アドレスの
ｂｆｔ１５（ＭＳＢ）を０″にマスクする。

したがってアドレス変換回路６ｏは、無変換命令ｒ　ｏ
ｍａｏとシフト読み出し命令ｒ　ｏ　ｍ　ａ　３に対し
てはＲ１＝“０”、Ｒ２＝“０″なので入力アドレスを
出力アドレスとしてそのまま通し、特殊波形読出し命令
ｒｏｍａｌに対してはＲ１＝″ｌ”なので出力アドレス
のｂｉｔｌＺｔ″θ″′にマスクし、Ａ１２＝“ｌ”の
間尺転回路６１０により入力アドレスの下位１２ピツ）
（ｂｉｔ。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒｏｍａ２に対してはＲ２＝“
１″なので出力アドレスのｂｉｔ１５を“０”にマスク
する。このようにして、第２８図に関して述べたアドレ
ス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力はＭＩＪ１図の外部メモリ９ｏから供給されるデータ
である。！＠３２図において、入力データの上位８ビツ
トに結合する３状態ゲ一ト回路７０２と入力データの下
位８ビツトに結合する３状態ゲ一ト回路７０４は出力す
るデータの下位８ビツトとして入力データの上位８ビツ
トを選択するが、入力データの下位８ビツトを選択する
かを決めるためのものである。Ｒ２＝“ｌ”（ｒ　ｏｍ
ａ２命令）ｆＡ１５＝１のとき、ＡＮＤゲート７０６の
“ｌ”出力信号とその反転信号であるインバータ７０８
の出力信号“０”により、ゲート回路７０２が導通し、
ゲート回路７０４がオフして入力データの上位８ビツト
が出力データの下位８ビツトとして選択される。その他
の場合は、ゲート回路７０２がオフし、ゲート回路７０
４が導通するので入力データの下位８ビツトがそのまま
出力データの下位８ビツトとして出力される。更にＲ２
＝“１″　（ｒ　ｏ　ｍ　ａ　２命令）のときは、入力
データの上位８ビツトに結合するＡＮＤゲート回路７１
０が禁止されて出力データの上位８ビツトを０″にマス
クする。即ち、Ｒ２＝“１″のときはインバータ７１２
とＮＯＲゲート７１４を介して禁止信号がＡＮＤゲート
回路７１Ｏに加わってＡＮＤゲート回路７１０における
入力データ上位８ビー２トの通過が阻止される。また、
ＡＮＤゲート回路７１０における入力データの上位３ビ
ツトと結合するＡＮＤゲート素子はＲ１＝“１″　（ｒ
　ｏｍａ　１命令）のときにＮＯＲゲート７１４を介し
て禁止され、出力データの上位３ビツトを“０”にマス
クする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝“ｌ”（ｒ　ｏ　ｍ　ａ　１
命令）でＡ１２＝１＋７）とき、ＡＮＤゲー）７１８か
らの反転信号“ｌ”により、下位１２ビツトデータを反
転し、その他の場合は下位１２ビツトデータをそのまま
通す０回路７１０内のＡＮＤゲート素子を介して入力デ
ータのｂｉｔ１２に結合する状態ゲート７２２はＲ１＝
“ｌ”（ｒ　ｏｍａ　１命令）のときに、信号Ｒ１に結
合するインへ−夕７２０を介して与えられる信号“Ｏ”
によりオフし１代りに、Ａ１２に結合する３状態ゲート
７２４が信号Ｒ１によって導通して出力データのｂｉｔ
１２を発生する。シフトマスク回路７２６は選択的に入
力されたデータのｂｉｔ１５〜ｂｉｔ４を出力データの
ｂｉｔ１４〜ｂｉｔ３にシフトし、出力データのｂｉｔ
２〜ｂｉ１０を“０”にマスクするための回路であり、
Ｒ３＝″ｌ″　（ｒ　ｏｍａ３命令）のとき信号Ｒ３に
結合するインバータ７２８からの信号“ｌ”によってこ
の変換を実行する。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａＯ（Ｒ１＝Ｒ２＝Ｒ３＝　”０″）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ　（Ｒ１−“ｌ”）のときは入力アド
レスの上位４ビツト（ｂｉｔ１５〜ｂｉｔ１２）が“ｏ
ｏｏｏ″（Ａ１２＝０のとき）か０００１”　（Ａ１２
＝１のとき）かによって、出力データの下位１２ビツト
をそのまま入力データの下位１２ビツトとする（ＡＩ２
＝０のとき）か、或は、出方データの下位１２ど−、ト
を入力データの下位１２ど？）が反転されたデータとな
る（ＡＩ２＝１）ようにデータ変換を行い、一部読み出
し命令ｒｏｍａ２（Ｒ２＝″１″）のときは出力データ
の上位８ビツトがオールゼロで、出力データの下位８ビ
ツトが入力データの下位８ビツトとなるように（ＡＩ５
＝Ｏのとき）、或は、出力データの上位８ビツトがオー
ルゼａで、出力データの下位８ビツトが入力データの上
位８ビツトとなる（ＡＩ５＝１のと９）ようにデータ変
換を行い、シフト読み出し命令ｒ　ｏｍａ３　（Ｒ３＝
　１）のときは出力データの下位３ビーｙ）（ｂｉｔＯ
〜ｂ　ｉ　ｔ　２）がオールゼロで、出力データのｂｉ
ｔ３〜ｂｉｔ１４が入力データのｂｉ　ｔ４〜ｂｉｔ１
５で、出力データのｂ　ｉ　ｔ　１５　（ＭＳＢ）が入
力データのｂｉ　ｔ　１５（ＭＳＢ）となるようにデー
タ変換を行う、このようにして第２８図で述べたデータ
変換機能が達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０１２ｏにとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒｏｍａを実行するだけで
、回路６０と７０の変換機能により、所望の変換が施さ
れたデータをただちに得ることができ、従来のように、
外部メモリ９０のデータを演算用メモリである内部ＲＡ
Ｍ１０６，２０６にいったん取り込んだ後に、ＡＬＵ部
１０８．２０８のようなＡＬＵを介して変換を実行する
必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒ　Ｏｍ＆のリス
トは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラプト処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣ：１００にセットする。この処理５−
５の実行間隔は平均としてはタイマインタラプト発生部
１１６の発生するインタラプト信号ＩＮＴの発生間隔に
等しいが、実際の実行間隔はプログラム動作のために変
動する。したがって、処理５−５の実行間隔をＤ／Ａ変
換の変換周期としてＤ／Ａ変換を行ったとするとアナロ
グ楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレーション制御
回路１１２の制御の下に、内部ＲＡＭ１０６内の波形加
算用レジスタが指定され、そこに記憶されている最新の
デジタル楽音データが取り出され、データバスに乗せら
れる。

そして、データバスにデジタル楽音データが乗つている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレション制御回路１１
２から与えられデータバス上のデータがセットされ、ラ
ッチ１００４から新しいデジタル楽音データがＤ／Ａ変
換器１００２に入力される。したがって、第３４図（Ａ
）に示すように、Ｄ／Ａ変［１ｉｉ１００２に入力され
るデジタル楽音データはプログラム制御のために不安定
な周期で切り換わることになる。Ｄ／Ａｌｌ器１００２
の変換周期（サンプリング周期）は非常に安定していな
ければ、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラプト発生部１１６かもの正確なタイミング信号
であるインタラプト信号ＩＮＴで制御されるインタラプ
ト制御ラッチ１００６を設ける。インタラプト信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラッチ１００６の出力はインタラプト信号のタ
イミングに同期して切り換わる。すなわち、インタラプ
ト信号の発生周期がＤ／Ａ変換器１００２の変換（サン
プリング）周期となる。第３３図（Ｂ）の構成に対する
タイムチャートを第３４図（Ｂ）に示す０図示のように
、チー２チ１００４の出力が切り換わるタイミングはイ
ンタラプト処理に移行するタイミングのずれや、該イン
タラプト処理に要する時間（斜線部の長さ）によって変
動するがインタラプト信号で動作するラッチ１００６が
あるのでＤ／Ａ変換器１００２の入力データが切り換る
タイミングはインタラプト信号と同期する。これにより
、第３３図（Ａ）の構成における歪み問題が解決される
。

［変形例］ 以上で実施例の説明を終えるがこの発明の範囲内で種々
の変形、変更が可能である。

この発明はメインＣＰＵと少なくとも１つのす：ｌ’Ｃ
ＰＵを有するデジタルマイクロコンピュータにおけるメ
インＣＰＵがらサブＣＰＵへのアクセスを高速化する技
術に関するものである。したがって、デジタルマイクロ
コンピュータが適用されるアプリケーション（実施例の
場合、電子楽器）は特に制限されない。

実施例ではメインＣＰＵｌ０はサブＣＰＵ２０が停止状
態にあることを判別するために、５ＣＰＵリセット制御
部３０からの５ＣＰＵＣＰＵ状態量ペレーション制御回
路１１２で受けており、インタラプト処理ルーチン（第
５図）の５−３でこの５ＣＰＵＣＰＵ状態量ＣＰＵ２０
の停止状態を示すようになるまで待機している。しかし
ながら、メインＣＰＵは必ずしも５ＣＰＵＣＰＵ状態量
けなくてもサブＣＰＵ２０が停止状態にある期間を判別
ないし規定することができる０例えば、サブＣＰＵ２０
がプログラム（第６図）の実行に要する最長時間を考慮
すれば、この最長時間の経過後はサブＣＰＵ２０は停止
しているはずである。したがって、メインＣＰＵｌ０か
らのサブＣＰＵ２０の内部メモリに対するアクセスが上
記最長時間の経過後にしか発生しないようにすれば目的
は達せられる。具体的には、メインＣＰＵにおいて例え
ば５−３の５ＣＰＵ状態検出処理の代りに、最長時間が
経過するまでの待機ルーチンを実行すればよい。

［発明の効果ｊ 以上、詳細に述べたように、この発明によれば、メイン
ＣＰＵ側にサブＣＰＵの停止状態の期間を判別、検出あ
るいは規定する機能が設けられ、メインＣＰＵはサブＣ
ＰＵが停止状態にあるときにサブＣＰＵの内部メモリに
対するアクセスを実行するので、従来のような時間のか
かるアクセス手続が不要となり、アクセスの高速化が実
現される。

【図面の簡単な説明】

８１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロック図、第３図は第１
図の５ＣＰＵのブロック図、第４図はＭＣＰＵの実行す
るメインプログラムのフローチャート、 第５図はＭＣＰＵの実行するインタラプト処理ルーチン
のフローチャート、 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 Ｊ＄７図は音源処理のフローチャート、第８図は時間の
経過に沿う実施例の動作のフローチャート、 第９図はチャンネル音源処理のフローチャート。 第１θ図は波形データを示す図、 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＵ動作開始絆了機能に関係する回路の
ブロック図、 第１３図、第１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラプトマスク機能を有する回路のブロ
ック図、 第１７図はインタラプトマスク方式によるエンベロープ
設定処理のフローチャート、 第１８図は単一命令で複数のデータを転送する間インタ
ラプト信号によるメインプログラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマー２
プ例を示す図、第２０図は複数の転送命令による動作と
単一の転送命令による動作とを比較して示す図、第２１
図は単一転送命令方式によるエンベロープ設定処理のフ
ローチャート、 第２２図は５ＣＰＵの停止モード利用によるＭＣＰＵか
らの５ＣＰＵアクセス機能を説明するのに用いたフロー
チャート。 第２３図は５ＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＰＵのブロー、り図、第２４図は５ＣＰＵに対
する瞬時強制アクセス機能に適合する５ＣＰＵのブロッ
ク図。 第２５図はＭＣＰＵから５ＣＰＵの内ｆｉＲＡＭにデー
タを書き込む場合の動作のタイムチャート。 第２６図は第１図のメモリ装置競合回避回路のブロック
図、 第２７図は第２６図の回路の動作のタイムチャート。 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変検回路のブロック図、 第３０図は第２９図の反転回路の回路図、第３１図は第
１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 ！＄３３図は第１図のＤＡＣのサンプリング周期が不安
定になる構成とサンプリング周期を安定化した構成とを
比較して示す図。 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 ２０６・・・・・・ＲＡＭ （サブＣＰＵの内部メモリ） カシオ計算機株式会社 ＩＯ・・・・・・ＭＣＰＵ（メインＣＰＵ）２０・・・
・・・５ＣＰＵ　（サブＣＰＵ）１１６・・・・・・イ
ンタラプト発生部（動作開始信号発生手段、インタラプ
ト発生手段） １３４・・・・・・５ＣＰＵリセット制御部２１４・・
・・・・ＲＯＭアドレス制御部１３４．２１４・・・・
・・（サブＣＰＵモード制御手段） １１４・・・・・・ＲＯＭアドレス制御部（メインＣＰ
Ｕモード制御手段） １１２・・・・・・オペレージ璽ン制御回路（サブＣＰ
Ｕモード判別手段、サブＣＰＵアク セス手段、サブＣＰＵモード検出手 段）

Claims (2)

【特許請求の範囲】
1. （１）メインＣＰＵと、 少なくとも１つのサブＣＰＵと、 動作開始信号を発生する動作開始信号発生手段と、 前記動作開始信号に応答して前記サブＣＰＵのモードを
   停止状態からプログラムを実行する動作状態に切替制御
   し、前記プログラムの実行終了に応答して前記サブＣＰ
   Ｕを再び停止状態に復帰制御するサブＣＰＵモード制御
   手段と、 前記メインＣＰＵ内に設けられ、前記サブＣＰＵモード
   制御手段によって制御される前記サブＣＰＵのモードが
   停止状態にあるかどうかを判別するサブＣＰＵモード判
   別手段と、 前記メインＣＰＵ内に設けられ、前記サブＣＰＵモード
   判別手段の判別により前記サブＣＰＵのモードが停止状
   態にある間において、前記サブＣＰＵの内部メモリをア
   クセスするサブＣＰＵアクセス手段と、 を有することを特徴とするデジタルマイクロコンピュー
   タ。
2. （２）メインＣＰＵと、 少なくとも１つのサブＣＰＵと、 所定時間の経過ごとにタイマインタラプト信号を発生す
   るインタラプト発生手段と、 前記タイマインタラプト信号に応答して前記メインＣＰ
   Ｕにおいて実行中のメインプログラムを中断して前記メ
   インＣＰＵのモードをインタラプト処理ルーチンを実行
   するモードに切替制御し、前記インタラプト処理ルーチ
   ンの実行終了に応答して中断されたメインプログラムを
   再開して前記メインＣＰＵのモードをメインプログラム
   を実行するモードに復帰制御するメインＣＰＵモード制
   御手段と、 前記タイマインタラプト信号に応答して前記サブＣＰＵ
   のモードを停止状態からプログラムを実行するモードに
   切替制御し、前記プログラムの実行終了に応答して前記
   サブＣＰＵのモードを再び停止状態に復帰制御するサブ
   ＣＰＵモード制御手段と、 前記サブＣＰＵモード制御手段内に設けられ、前記サブ
   ＣＰＵのモードを表わす信号を発生するサブＣＰＵモー
   ド信号発生手段と、 前記メインＣＰＵ内に設けられ、前記サブＣＰＵモード
   信号発生手段からの前記信号を受け取つて前記サブＣＰ
   Ｕのモードを検出するサブＣＰＵモード検出手段と、 前記メインＣＰＵ内に設けられ、前記サブＣＰＵモード
   検出手段が前記サブＣＰＵの停止状態を検出している間
   において、前記サブＣＰＵの内部メモリをアクセスする
   サブＣＰＵアクセス手段と、 を有することを特徴とするデジタルマイクロコンピュー
   タ。