JPH0460857A - データ処理装置 - Google Patents

データ処理装置

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JPH0460857A
JPH0460857A JP2171845A JP17184590A JPH0460857A JP H0460857 A JPH0460857 A JP H0460857A JP 2171845 A JP2171845 A JP 2171845A JP 17184590 A JP17184590 A JP 17184590A JP H0460857 A JPH0460857 A JP H0460857A
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    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデータ処理装置、特にＩ／Ｏポートのアドレス
割り付けを変更できるものに関する。
［従来の技術］ 従来より、パーソナルコンピュータ等においては、標準
ボートを利用して、プリンタ、Ｒ８−２３２Ｃ１フロツ
ピーデイスクドライブ（ＦＤＤ）、ハードディスクドラ
イブ（ＨＤＤ）等との接続を行っている。そして、この
標準ポートの数はユーザの要望によって異なるため、通
常の場合本体に拡張スロット（■／Ｏスロット）を設け
、このＩ／Ｏスロットに標準ポートを有する追加ボード
を挿入することにより、標準ポートを追加できるように
なっている。
一方、プリンタ等の装置はパーソナルコンピュータにお
いて必要とする場合か多い。このため、このような標準
ポートは、本体において予め備えられている（標準装備
）場合が多い。
このような場合において、Ｉ／Ｏスロットに追加する追
加ボードが、標準装備の標準ポートと同一の機能を有す
る標準ポートを有するものであった場合には、追加ボー
トにおける標準ポートと本体に標準装備されている標準
ポートのアドレスか同−のものとなり、両者が競合して
機能できなくなるおそれがある。
そこで、通常の追加ボードにおいては、自己のアドレス
を設定するためのＤＩＰスイッチを有し、このＤＩＰス
イッチの操作によってＩ／Ｏアドレスを変更できるよう
になっている。
すなわち、追加ボードは、第４図に示すように、本体側
とのコネクタ部１、デコーダ２、標準ポート３、ＤＩＰ
スイッチ４を有しており、本体側からアドレスバスＡを
介し供給されるアドレス信号がデコーダ２に入力され、
デコーダ２はアドレス信号が予め定められた所定の値（
予め設定されているアドレス）である場合に、標準ポー
ト３に対し選択されたことを示すデコード信号（チップ
セレクト信号Ｃ８）を供給する。
ここで、標準ポートには、予め割り付けるべきＩ／Ｏア
ドレスが複数種類、例えば、プライマリアドレスとセカ
ンダリアドレスの２種類定められており、デコーダ２は
いずれのアドレスをもデコードできる構成となっている
。
そして、デコーダ２にはＤＩＰスイッチ４が接続されて
おり、このＤＩＰスイッチ４のオンオフによってデコー
ダ２がデコートするＩ／Ｏアドレスを選択できる構成と
なっている。なお、コネクタ３ａは、プリンタ等の外部
装置との接続を行うためのものである。
実際に追加ボードにおける標準ポート３のアドレスを割
り付ける場合には、まず追加ボードのマニュアルよりこ
れをセットする本体機種に応じたＤＩＰスイッチの設定
について調べ、これに従ってＤＩＰスイッチを操作する
ことにより、追加ボードの標準ポート３のアドレスが本
体標べｔ装備の標準ポートと同一とならないようにして
、これらの競合を防止していた。
［発明か解決しようとする課題］ しかしながら、追加ボードをセットする場合には、利用
者がＤＩＰスイッチの設定について、マニュアル等を調
べなければならず、この作業が面倒であり、また設定を
誤ってしまう可能性もあった。更に、パーソナルコンピ
ュータ等においては新機種の追加が頻繁に行われるため
、追加ボードのマニュアルに対応機種の記載がない場合
もある。
このような場合には、本体及び追加ボードの両方のマニ
ュアルよりそれぞれの標準ポートのアドレスについて調
べ、両者が競合しないように追加ボードのＤＩＰスイッ
チの設定をしなければならず、この設定が非常に困難で
あった。
そこで、追加ボード使用時のＤＩＰスイッチ設定等の作
業を容易化（できれば省略）すると共に、設定ミスの発
生を防止することが望まれる。
本発明は、上記課題に鑑みなされたものであり、追加ボ
ード使用時にＤＩＰスイッチの設定をしなくてもよいデ
ータ処理装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るコンピュータのＩ／Ｏ装置は、第１のＩ／
Ｏポートの動作をディスエーブル状態にする制御手段と
、ディスエーブル状態において前記追加のＩ／Ｏポート
に割り付けられている■／Ｏアドレスを検出する検出手
段と、予め定められているＩ／Ｏアドレスのうち前記検
出手段で検出されたＩ／Ｏアドレスと異なるアドレスを
第１のＩ／Ｏポートに割り付ける割り付け手段とを有す
ることを特徴とする。
［作用］ 本発明に係るデータ処理装置によれば、制御手段により
複数あるＩ／Ｏポートのうち、第１のＩ／Ｏポートをデ
ィスエーブルとする。この状態で、検出手段により追加
のＩ／Ｏポートに割り付けられているＩ／Ｏアドレスを
検出する。そして、割り付け手段により検出された追加
のＩ／ＯポートについてのＩ／Ｏアドレスと異なるアド
レスを第１のＩ／Ｏポートに割り付ける。従って、第１
の１／Ｏポートと追加のＩ／Ｏポートのアドレスが重複
するのを防止することができる。
［実施例］ 以下、本発明に係るデータ処理装置について、図面に基
づいて説明する。
第１図は、全体構成を示すブロック図であり、これらは
本体に内蔵されている。ＣＰＵ５には１６ビツト（ＡＯ
−Ａ１．５）のアクセス先を表すアドレス信号かのるア
ドレスバスＡＳ　ＩＯＷ。
Ｉ　ＯＲＳＭＥＭＷ、ＭＥＭＷ等の動作命令がのるコン
トロールバスＣ，８ビット（ＤＯ−Ｄ７）のデータがの
るデータバスＤが接続されている。また、追加ボードが
挿入可能な４つのＩ／Ｏスロット６ａ〜６ｄが設けられ
ており、アドレスバスＡ１コントロールバスＣ１データ
バスＤかそれぞれ接続されている。なお、データバスＤ
は、プルアップ手段Ｖｐによって、すべてのビットかプ
ルアップされている。このため、データバスＤはデータ
かのっていないときには、すなわちＦＦＨ（すべて１）
となる。
一方、アドレスバスＡはデコーダ７の入力端に接続され
ており、デコーダ７はアドレスバスＡのアドレスが所定
の値（例えば２７８Ｈ）となった時にデコード信号（チ
ップセレクト信号Ｃ３）として選択されたことを表す信
号を出力する。
デコーダ７の出力端は標準ポート８の入力端に接続され
ており、チップセレクト信号Ｃ８がｒＬＪの時に標準ポ
ート８は、データの入出力を行う。
このために、標準ポート８には、データバスＤ及びコン
トロールバスＣも接続されている。
また、この標準ポート８は第２図のように、ブタバスＤ
か接続される書き込み及び読出し可能なデータレジスタ
８ａ、レジスタ８ａの出力をブタバスＤに返すかを否か
を制御するバッファ８ｂ、書き込み指令の時にレジスタ
８ａにデータ取り込み指令を発するオアゲート８Ｃ１読
出し指令の時にバッファ８ｂからの出力を許可するオア
ゲト８ｄ及び外部装置との接続のためのコネクタ８ｅを
有している。
そこで、ＣＰＵ５より標準ポート８へのデータ書き込み
指令が発生されると、アドレスバスＡか標僧ポート８の
アドレス値となり、デコーダ７からのチップセレクト信
号Ｃ８がｒＬＪとなる。また、書き込み指令に応じて、
コントロールハスＣの信号ＩＯＷかｒＬＪとなるため、
オアゲート８Ｃの出力かｒＬＪとなり、レジスタ８ａに
データバスＤのデータか取り込まれる。
一方、ＣＰＵ５より標準ポート８からのデータ読出し指
令が発生されると、上述の場合と同様にチップセレクト
信号Ｃ８がｒＬＪとなり、また読出し指令に応じてコン
トロールバスＣの信号ＩＯＲがｒＬＪとなるため、オア
ゲート８ｄの出力がｒＬＪとなる。そこで、バッファ８
ｂ９出力が許可され、レジスタ８ａの出力値がデータバ
スＤにのる。これによって、ＣＰＵ５が標準ポート８の
レジスタ８ａに対し所望のデータを書き込むことかでき
、またレジスタ８ａに書き込まれているデータを読み出
すことかできる。
なお、追加ボードの標準ポートの構成も第２図と同様で
ある。
ここで、本実施例においては、デコーダ９、オアゲーＩ
・／Ｏ．２ビットのアドレス切替えレジスタ１１を有し
ている。そして、デコーダ９の入力端には、アドレスバ
スＡか接続されており、アドレスバスＡの値が所定値と
なった時にデコーダ９は「Ｌ」を出力する。このデコー
ダ９の出力はコントロールバスＣのＩＯＷ信号と共に、
オアゲ−）／Ｏに入力される。
また、アドレス切替えレジスタ１１はイネーブルピッＩ
−１１ａとアドレスセレクトピッｌ−１，１ｂの２つの
記憶部からなり、オアゲート］０の出力は２つの記憶部
のそれぞれのクロック入力に接続され、２つの記憶部の
それぞれのデータ入力端にはデータバスＤの２ピッ１−
（ＤＯＤＩ）か１つずつ接続されている。
従って、ＣＰＵ５よりのアドレス切替えレジスタ］１の
アドレスを指定した書き込み指令により、デコーダ９か
ｒＬＪを出力し、また書き込み指令であるため、コント
ロールハスＣのＩＯＷかｒＬＪとなり、オアゲート／Ｏ
の出力もｒＬＪとなる。
このため、アドレス切替えレジスタ１１のイネプルビッ
トｌｌａ及びアドレスセレクトビット１１ｂにはそれぞ
れＤｏ　　Ｄｉババスデータか取り込まれる。
そして、このアドレス切替えレジスタ１１のイネーブル
ビット１　］、　ａ及びアドレスセレクトビット１１ｂ
からの出力は、イネーブル信号、アドレスセレクト信号
としてデコーダ７に供給される。
デコーダ７においては、例えば、イネーブル信号がｒＬ
Ｊでなければデコーダ７の出力がｒＬＪとならないよう
にゲートを出力側に有している。
そこで、イネーブルビットｌｌａに記憶するデータによ
って、デコーダ７からの出力の許可、禁止、すなわち標
準ポート８に対するデータの書き込み、読出しの許可、
禁止を制御することができる。
また、デコーダ７は、例えばアドレス切替えレジスタ１
１のアドレスセレクト信号がｒＨＪの場合にはアドレス
がプライマリアドレス（例えばｒ２７８ＨＪ）の時にチ
ップセレクト信号Ｃ８としてｒＬＪを出力し、アドレス
セレクト信号がｒＬＪの場合にはセカンダリアドレス（
例えば３７８Ｈ）の時にチップセレクト信号Ｃ８として
ｒＬＪを出力するためのゲートを入力側に有している。
そこで、アドレスセレクトビット１１ｂに記憶するデー
タによって、デコーダ７からのチップセレクト信号Ｃ８
としてｒＬＪの出力されるＩ／Ｏアドレスを変更するこ
とができる。
以下、本実施例の動作について、第３図に基づいて説明
する。なお、この例では、■／Ｏ装置として、プリンタ
用Ｉ／Ｏを採用している。
電源が投入された際には、まずアドレス切替えレジスタ
１１のイネーブルビットｌｌａにデスエーブルのデータ
（例えば「０」）を書き込む（Ｓｌ）。そして、ＣＰＵ
５が通常用いるプリンタ用標準ポートのアドレス（プラ
イマリアドレス）に対し、所定のデータ（ＦＦＨ以外の
データ）を書き込む（Ｓ２）。次に、データを書き込ん
だアドレスの標準ポートのデータを読み出しくＳ３）、
読出したデータがＦＦＨ（すべて１）が否がを判定する
（Ｓ４）。
ここで、Ｓｌにおいて、標準装備の標準ポート８に対す
るアクセスは禁止されている。また、データバスＤはプ
ルアップ手段Ｖｐによりすべて「１」にプルアップされ
ている。このため、Ｉ／Ｏスロット６ａ〜６ｄにプライ
マリアドレスが割り付けられた標準ポートを有する追加
ボードが挿入されていなければ、読み出されたデータは
「ＦＦＨＪとなる。一方、Ｉ／Ｏスロット６にプライマ
リアドレスの標準ポートを持つ追加ボードが挿入されて
いた場合には、Ｓ２で書き込んだデータが読み出される
。
そこで、Ｓ４において、「Ｙ」となった場合には、アド
レス切替えレジスタ１１のアドレスセレクトビット１１
ｂにプライマリアドレスを指定するデータをセット（例
えば「１」）する（Ｓ５）。
一方、Ｓ４でｒＮＪであれば、追加ボードとしてプライ
マリアドレスを有するものがセットされていたのである
から、アドレスセレクトビット１１ｂにセカンダリアド
レスを指定するデータ（例えば「０」）を書き込む（Ｓ
６）。
そして、アドレス切替えレジスタ１１のイネーブルビッ
トｌｌａにイネーブルを指定するデータを書き込み（Ｓ
７）、デコーダ７の出力を許可する。
このようにして、プライマリアドレスの標準ポートを有
する追加ボードがなければ、標準装備の標準ポートのア
ドレスをプライマリアドレスにセツトし、プライマリア
ドレスの標準ポートを有する追加ボードがあった場合に
は、標準装備の標準ポートのアドレスをセンカンダリア
ドレスにセットすることができる。
従って、利用者が追加ボードのＤＩＰスイッチを設定し
なくても、追加ボードと標準装備の標準ポートの競合を
回避することができる。
なお、上述の例では、アドレスセレクトビット１１ｂを
１ビツトとし、アドレス切替えを２種類としたが、アド
レスセレクトビットｌｌｂのビット数を増やすことによ
って、アドレス切替えの種類を多くすることができる。
更に、上述の例では、標準ボートをプリンタ用のＩｌｏ
としたが、外部ＦＤＤ　（フロッピディスクドライブ）
用、Ｒ８−２３２Ｃ（シリアルデータ伝送のためのイン
タフェース）用等であってもよい。又、これらの標準ポ
ートには、リセット時にＦＦＨ以外の所定の値をとるス
テータスレジスタ等のレジスタが存在するので、このレ
ジスタを利用してＩ／Ｏアドレスの検出を行っても良い
。
例えば、外部ＦＤＤの場合には、電源投入後ＦＤＤ内の
フロッピーディスクコントローラ（ＦＤＣ）をソフト的
にリセッＩ−Ｌ、ＦＤＣ内のステータスレジスタの内容
を初期値（Ｆ　Ｆ　Ｈてはない）とする。そして、ＦＤ
Ｃ内のステータスレジスタの内容を読出し、これがＦＦ
Ｈか否かを判断する。
読出したデータがＦＦＨであれば、読出しを行ったその
アドレスにステータスレジスタがなく、追加ボードがな
いことを意味している。そこで、この結果に応して、ア
ドレスセレクトビット容を設定することによって、上述
の場合と同様にＩ／Ｏ装置の競合を防止することができ
る。
また、外部ＲＳ−２３２Ｃの場合には、電源投入時にこ
れをハード的にリセットシてから、ステータスレジスタ
の内容を読み出す。そして、これがＦＦＨか否かを判断
することによって、上述の場合と同様に外部ＲＳ−２３
２Ｃかあるか否かを判定することができ、Ｉ／Ｏ装置の
競合を防止することができる。
［発明の効果］ 以上説明したように、本発明に係るデータ処理装置によ
れば、装置内のＩ／Ｏポートへのアクセスを禁止できる
と共に、そのＩ／Ｏアドレスの割り付けを自動的に変更
することができる。つまり、追加された他のＩ／Ｏポー
トのアドレスを認識することができ、もともと備えてい
るＩ／Ｏポートのアドレスを追加したものと競合しない
ものに設定することかできる。
従って、追加ホードにおけるＤＩＰスイッチの設定を省
略することかできる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るデータ処理装置の概略
構成を示すブロック図、 第２図は同実施例における標準ポートの要部構成を示す
ブロック図、 第３図は同実施例の動作を説明するためのフロチャー１
・、 第４図は追加ホードの概略構成を示すブロック図である
。 ５　　・・・ ６ａ〜６ ７　　・・・ ８　　・・・ ９　　・・・ １　１　　・・・ ＰＵ ｄ　・・・　Ｉ／Ｏスロット デコーダ 標準ポート デコーダ アドレス切替えレジスタ

Claims (1)

    【特許請求の範囲】
  1. 割り付けるべきＩ／Ｏアドレスが予め複数種類定められ
    ている第１のＩ／Ｏポートと、追加のＩ／Ｏポートを接
    続するためのＩ／Ｏ接続部とを備えたデータ処理装置に
    おいて、前記第１のＩ／Ｏポートの動作をディスエーブ
    ル状態にする制御手段と、該ディスエーブル状態におい
    て前記追加のＩ／Ｏポートに割り付けられているＩ／Ｏ
    アドレスを検出する検出手段と、前記予め定められてい
    るＩ／Ｏアドレスのうち前記検出手段で検出されたＩ／
    Ｏアドレスと異なるアドレスを、前記第１のＩ／Ｏポー
    トに割り付ける割り付け手段とを有することを特徴とす
    るデータ処理装置。
JP2171845A 1990-06-29 1990-06-29 データ処理装置 Expired - Lifetime JP2547654B2 (ja)

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