JPH04609Y2 - - Google Patents

Description

【考案の詳細な説明】 ［技術分野］ 本考案は、複数のラインイメージセンサを千鳥
状に配列した読取ヘツドを備えた等倍スキヤナに
関する。

［従来技術］ 一般に、フアクシミリ装置等に画像入力手段と
して設けられているスキヤナは、主走査ライン上
の画像を１つのラインイメージセンサ例えば
CCD（電荷結合素子）ラインセンサに投影して光
電変換している。

このラインイメージセンサは多くの場合その長
手方向の寸法が主走査ラインの長さの約８分の１
とかなり短かいため、主走査ライン上の画像をラ
インイメージセンサに投影するレンズ系を必要と
し、また、その結像のための光路長を300mm程度
確保する必要がある。その場合、この読取系のた
めに多くの空間が必要となりスキヤナを小型化す
るのが困難であり、フアクシミリ装置等の小型化
の妨げとなつていた。

そこで、このような不都合を解決するために、
近年等倍スキヤナが実用されている。

この等倍スキヤナは、主走査と同じ長さの読取
幅をもち、かつ、画素とほぼ同寸法のセルをもつ
読取ヘツドを備え、主走査ライン上の画像を縮小
せず等倍のまま読取ヘツドに投影するものであ
る。したがつて、画像を縮小するための光路を必
要としないので原稿と読取ヘツド間の距離を小さ
く（例えば20mm程度）でき、スキヤナを小型に構
成できる。

ところで、主走査方向の画像の解像度は例えば
８ドツト／mm（一般的なＧフアクシミリ装置の
解像度）であり、A4判サイズの標準的な原稿の
読取幅を216mmとすると１主走査ライン当りの画
素数は1728個である。

したがつて、読取ヘツドとしては0.1mm角程度
の寸法の1728個の受光セルを216mmの幅に等間隔
で配列させたCCD（電荷結合素子）ラインセンサ
等のラインイメージセンサを用いればよいが、こ
のようなラインイメージセンサは高価であるた
め、従来は第１図に示したように複数のラインイ
メージセンサを千鳥状に配列して読取幅を大きく
した読取ヘツド１を用いている。

読取ヘツド１は、４つのラインイメージセンサ
Ｃ１〜Ｃ４を所定長さだけ重複させながら千鳥状
に配列して形成されており、ラインイメージセン
サＣ１，Ｃ３とＣ２，Ｃ４とは副走査方向に長さ
ｌだけずれている。

ラインイメージセンサＣ１〜Ｃ４は、読取ヘツ
ド駆動部２のクロツクドライバDR１〜DR４に
よつて駆動され、その出力信号は直流再生増幅回
路AP１〜AP４によつて直流成分が除去され、ピ
ークホールド回路、アナログ／デジタル変換器
（以下、Ａ／Ｄ変換器と略す）、ランダムアクセス
メモリ（以下、RAMと略す）およびデジタル／
アナログ変換器（以下、Ｄ／Ａ変換器と略す）か
らなるシエーデイング補正回路SA１〜SA４にそ
れぞれ加えられる。なお、クロツクジエネレータ
３は、クロツクドライバDR１〜DR４へ基準ク
ロツク信号を出力する。

このシエーデイング補正回路SA１〜SA４は、
次のようにしてラインイメージセンサＣ１〜Ｃ４
の各受光セルに対応した出力信号のバラツキを補
正する。

すなわち、まず実際に原稿の画情報を読み取る
前の段階で原稿用圧板等の基準白色部をラインイ
メージセンサで読み取り、このときのラインイメ
ージセンサの出力信号のピーク時をピークホール
ド回路に保持する。

ついで、このピークホールド回路の出力信号を
Ａ／Ｄ変換器にリフアレンス信号として与え、こ
の状態で再度基準白色部を読み取り、このときの
ラインイメージセンサの各受光セルに対応した出
力信号をＡ／Ｄ変換器でデジタル信号（例えば４
ビツト）に変換し、このデジタル信号をRAMに
記憶させる。

これにより、ラインイメージセンサが基準白色
部を読み取つたときの各受光セルに対応したデー
タが、RAMに記憶される。

そして、実際に原稿の画情報を読み取る段階で
は、RAMから各受光セルに対応して読み出した
データをＤ／Ａ変換器によつてアナログ信号に変
換し、このアナログ信号をＡ／Ｄ変換器のリフア
レンス信号として与えた状態で、各受光セルに対
応したラインイメージセンサの出力信号をＡ／Ｄ
変換器でデジタル信号に変換する。このときのデ
ジタル信号AD１〜AD４が、ラインイメージセ
ンサＣ１〜Ｃ４の出力信号として次段回路に出力
される。

この場合、Ｄ／Ａ変換器のリフアレンス信号と
しては、ピークホールド回路の出力信号が与えら
れ、また、アドレスカウンタ４の出力によつて
RAMのアドレスが指定される。

このようにして、各ラインイメージセンサの出
力アナログ信号は、受光セルごとに全白レベルを
基準としたデジタル信号に変換されるので、受光
セルごとの出力信号のバラツキが補正される。

いま、ラインイメージセンサＣ１，Ｃ３が先行
する位置にあるので、デジタル信号AD１，AD
３は遅延回路５に加えられて長さｌに対応した主
走査線数だけ遅延される。

したがつて、遅延回路５の出力信号AD１′，
AD３′と信号AD２，AD４は、同一主走査線に
対応した信号になる。

これらの信号AD１′，AD２，AD３′，AD４
は、いつたんバツフア６，７に１主走査線分が記
憶され、その後各ラインセンサの重複部で適性に
信号が連続するように順次読み出される。

このバツフア６，７はいわゆるダブルバツフア
作用をなすもので、一方がデータ書き込み状態の
とき他方がデータ読み出し状態になり、それによ
つて、高速なデータ転送処理を実現している。そ
のため、データを読み出すための読み出しカウン
タ８の動作速度が、データを書き込むための書き
込みカウンタ９の動作速度の４倍に設定されてい
る。

バツフア６，７の出力信号は、出力部１０を介
し、画データDGとして次段装置（MTF補正回
路、中間調変換回路等）に出力される。

なお、スレツシユレベル指定器１１は、ユーザ
が原稿の濃淡に応じて操作するものであり、その
出力信号によつてＡ／Ｄ変換器におけるリフアレ
ンス信号の分圧比が変化し、その結果各シエーデ
イング補正回路SA１〜SA４のＡ／Ｄ変換器の出
力信号が同一割合で変化する。

このような従来装置は、データ転送速度が高速
であるが、反面、バツフア６，７、読み出しカウ
ンタ８、書き込みカウンタ９が必要で、また、そ
のために各ラインイメージセンサに１つのシエー
デイング補正回路を必要とするので、構成が複雑
でかつ際めてコストが高いという不都合を有して
いた。

［目的］ 本考案は、上述した従来技術の欠点を解消する
ためになされたものであり、ラインイメージセン
サを先行する主走査線を読み取るものとそうでな
いものとの２つのグループに分け、それぞれのグ
ループでシエーデイング補正回路を共用するよう
にして、コストを大幅に低減できる等倍スキヤナ
を提供することを目的としている。

［構成］ 以下、添付図面を参照しながら本考案の実施例
を詳細に説明する。

第２図は、本考案の一実施例を示している。

同図において、ラインイメージセンサＣ１とＣ
３はクロツクドライバDR１１，DR１３から出
力されるスタートパルスSH１（第３図ｋ参照）
で同時に駆動を開始され、ラインイメージセンサ
Ｃ２とＣ４はクロツクドライバDR１２，DR１
４から出力されるスタートパルスSH２（第３図
ｌ参照）で同時に駆動を開始される。

直流再生増幅回路AP１の出力信号すなわちラ
インイメージセンサＣ１の出力信号（第３図ａ参
照）は、アナログスイツチAS１およびピークホ
ールド回路PH１に加えられ、直流再生増幅回路
AP２の出力信号すなわちラインイメージセンサ
Ｃ２の出力信号（第３図ｂ参照）は、アナログス
イツチAS２およびピークホールド回路PH２に加
えられ、直流再生増幅回路AP３の出力信号すな
わちラインイメージセンサＣ３の出力信号（第３
図ｃ参照）は、アナログスイツチAS１およびピ
ークホールド回路PH３に加えられ、直流再生増
幅回路AP４の出力信号すなわちラインイメージ
センサＣ４の出力信号（第３図ｄ参照）は、アナ
ログスイツチAS２およびピークホールド回路PH
４に加えられる。

アナログスイツチAS１は、直流再生増幅回路
AP１またはAP３の出力信号を切換えてシエーデ
イング補正回路SA１１に加えるとともに、ピー
クホールド回路PH１またはPH３の出力信号を
切換えてシエーデイング補正回路SA１１に加え
る。

アナログスイツチAS２は、直流再生増幅回路
AP２またはAP４の出力信号を切換えてシエーデ
イング補正回路SA１２に加えるとともに、ピー
クホールド回路PH２またはPH４の出力信号を
切換えてシエーデイング補正回路SA１２に加え
る。

タイミングジエネレータ２１は、所定のタイミ
ングで信号SC１（第３図ｅ参照）およびSC２
（第３図ｆ参照）を出力して、アナログスイツチ
AS１およびAS２を切換作動させ、これによつ
て、ラインイメージセンサＣ１〜Ｃ４の出力信号
がシエーデイング補正回路SA１１，SA１２を介
して順次出力される。

シエーデイング補正回路SA１１の出力信号は
遅延回路５を介して所定ライン数だけ遅延され、
信号AD１１（第３図ｇ参照）としてゲート回路
２２の一入力端に加えられ、シエーデイング補正
回路SA１２の出力信号AD１２（第３図ｈ参照）
はゲート回路２２の他入力端に加えられている。

また、タイミングジエネレータ２１が所定のタ
イミングで出力する信号SC３（第３図ｉ参照）
はゲート回路２２の信号AD１２選択入力端に加
えられるとともに、この信号SC３をインバータ
２３で反転した信号がゲート回路２２の信号AD
１１選択入力端に加えられる。

その結果、第３図ｊに示したように、ラインイ
メージセンサＣ１〜Ｃ４の各重複部で連続した画
データDGが、ゲート回路２２より出力される。

なお、この実施例におけるシエーデイング補正
回路SA１１，SA１２のRAMは、ラインイメー
ジセンサ２個分の画信号を記憶できる容量を必要
とする。また、シエーデイング補正回路SA１１，
SA１２は、ピークホールド回路PH１〜PH４を
含むことで、第１図に示したシエーデイング補正
回路SA１〜SA４と同等の作用をなすので、その
説明を省略する。同様に、第２図において第１図
と同一か同等部分には、同一符号を付してその説
明を省略する。

このようにして、ラインイメージセンサＣ１〜
Ｃ４の出力信号が重複部で連続し、１主走査線上
の画データとして出力される。

また、アナログスイツAS１，AS２の切換え
は、このアナログスイツチAS１，AS２が非有効
な場合に行なわれるので、直流再生増幅回路AP
１〜AP４の出力信号は、そのスイツチングのさ
いのノイズの影響を受けずにすむ。

［効果］ 以上説明したように、本考案によればシエーデ
イング補正回路が２組あればよく、また、特別な
要素を必要としないので、コストが大幅に低減し
た等倍スキヤナを実現できるという利点を有す
る。

【図面の簡単な説明】

第１図は等倍スキヤナの従来例を示したブロツ
ク図、第２図は本考案の一実施例を示したブロツ
ク図、第３図ａ〜ｌは第２図の要部動作を示した
波形図である。 １……読取ヘツド、２……読取ヘツド駆動部、
３……クロツクジエネレータ、４……アドレスカ
ウンタ、２１……タイミングジエネレータ、２２
……ゲート回路、２３……インバータ、AS１，
AS２……アナログスイツチ、DR１１〜DR１４
……クロツクドライバ、PH１〜PH４……ピー
クホールド回路、SA１１，SA１２……シエーデ
イング補正回路。

Claims (1)

【実用新案登録請求の範囲】
1. 複数のラインイメージセンサを千鳥状に配設
   し、各々のラインイメージセンサの出力信号をシ
   エーデイング補正するとともに読取位置が先行す
   るラインイメージセンサの信号を所定ライン数分
   遅延させて１読取線に対応した画信号を出力する
   等倍スキヤナにおいて、上記複数のラインイメー
   ジセンサのうち読取位置が先行するものからなる
   第１のグループから１つのラインイメージセンサ
   の出力信号を選択する第１の選択手段と、上記複
   数のラインイメージセンサのうち読取位置が先行
   するもの以外からなる第２のグループから１つの
   ラインイメージセンサの出力信号を選択する第２
   の選択手段と、上記第１および第２の選択手段の
   出力信号をシエーデイング補正する第１および第
   ２のシエーデイング補正手段を備え、上記複数の
   ラインイメージセンサを所定のタイミングで順次
   駆動開始するとともに、上記第１のグループをな
   すいずれかのラインイメージセンサが駆動されて
   いるときに上記第２の切換手段を作動し、上記第
   ２のグループをなすいずれかのラインイメージセ
   ンサが駆動されているときに上記第１の切換手段
   を作動することを特徴とした等倍スキヤナ。