JPH0461269A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に半導体基板上に複数
種類のウェルを形成する場合の構造に関するものである
。

［従来の技術〕 第２図は例えばアイ　ニス　ニス　シー　シー８９　ダ
イジェスト　オブ　テクニカル　ベイバーズ（ＩＳＳＣ
Ｃ８９ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮ［ＣＡＬ　ＰＡ
ＰＥＲ５）（Ｐ２４８．２４９）に示された半導体装置
の断面図である。

図において、１はｎ型半導体基板、２は該半導体基板１
中に形成されたｎウェル、３．４は同しく半導体基板１
中に形成されたＰウェル■、５は同し、く半導体基板１
中に形成されたｐウェル■、６は該ｐウェル■５内に形
成されたｎウェルである。

ここで上記ｎウェル■、■は濃度が異なっ“ている。

一般に、ＭＯＳＦＥＴが微細化されるにつれて、ウェル
の不純物濃度はますます上がる傾向にある。

これは短チャンネル効果を抑えるためであり、その結果
、スレッショルド■いのバックゲートバイアス依存性は
まずます強くなっている。従ってトランジスタの高速化
のためにはＶ。をかけない方が好ましい。しかしながら
例えばダイナミックＲＡＭのメモリセル部のようにソフ
トエラ一対策や素子分離耐圧の向上のために■。をかげ
た方がよい場合もある。従って、各々のトランジスタに
最１ｆｆ１な■、をかけられることが最も望ましい。

第２図に示す従来例においてばｎつ１ル２．　　ｎウェ
ル６、Ｐウェル■３．■）ウェル■４．Ｐウェル■５に
それぞれＶｅｘｔｌ、　　Ｖｉｎｔ　、　　Ｖｓｓ、　
　ＶｓｇＶｓｓのバ・７クゲートバイアスがかかっこい
る。

Ｃ発明が解決しようとする課題〕 従来の装置では、第２図に示されるごと＜　ｐウェル■
５内にｎウェル６を形成しているので、　　ｎつ１ル６
の領域においては導電型とし７こはｎ型どなっているも
のの、ｐウェル■５形成時に打ち込まれた不純物とｎウ
ェル６形成時に十Ｊも込まれた不純物が存在しており、
不純物濃度は高くモビリティが低くなってしまう。また
、ｎウェル６がｐつＬル■５を突き抹けて、ｎ型基板１
と接触し７てし７まわないようにｎウェル６を形成せね
ばならない。

さらにｐウェル■５とｐウェル■３を同じ濃度にすれば
、ｎウェル６形成時に打ち込む不純物の濃度が高くなり
ずぎるのご、ρウェル■５とｐウェル■３は濃度を異な
らせて別々に形成せねばならず、またｎウェル２とｎつ
】〜ル（３も濃度ｔｉえて別々に形成する必要があり、
マスク枚数ルび］程数が増えるという問題、＋す、があ
った。

この発明は上記のような問題を解消づるためごこなされ
たもので、ｎ型基板や他のｎウコフルと電気的に絶縁さ
れたｎウェル部分を、その不純物濃度を必要以−１・、
に１−げろことなく形成でき、またつエルの作り分けの
回数を少なくすることがごき、さらに上記ｆｉウェルが
ｎ型基板乙ご突き抜は乙こくい構造の半導体装置を得る
ことを目的とする。

［課題を解決するだめのｒ段］ この発明による半導体装置は、ｎ型基板中に高エネルギ
ー注入によりｐ゛層を形成し７、ｎ型基板及び他のｎウ
ェルから電気的に絶縁されるべきｎウェルを」二記ｐ′
層及びｎウェルで囲んだものである。

〔作用〕

この発明においては、ｎ型基板や他のｎつ１ルから電気
的に絶縁されるべきｎウェル部分を高エネルギー注入に
よるｐ゛層とｎウェルで囲むようＱごしたので、Ｆ−記
ｎウェル部分に余分なｐ゛不純物を↑］ち込む必要がな
いので、不純物によるモビリティの低下が少なくてすみ
、またｎウェルとｎウェルを二重に作ることがないので
、製造時の制御が容易となる。さら乙こウェルをその濃
度を変えて作りわける必要がないので、マスク枚数や工
程数を少なくすることができる。

〔実施例〕

以Ｆ、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体装置の断面構造
を示す図であり、図において１はｎ型半導体基板、２．
６はそれぞれ同一濃度のｎウェル、３．４．５はそれぞ
れ同一濃度のｎウェル、７は上記ｎ形半導体基板１中に
高エネルギー注入により形成されたＰ″層である。ここ
で上記ｎウェル６は上記ｎウェル３，５及び高エネルギ
ー注入Ｐ゛層により囲まれており、これによってｎ型基
板１及び他のｎウェル２と電気的に絶縁されている。

次に作用効果を第１図に基づいて説明する。

第１図に示されているようにｐつ、エル中にｎウェルが
作られることがないので、ｎウェル３４４５は特に濃度
をかえる必要がなく、同し工程で作ることができる。ま
た、高エネルギー注入ｐ″層７の形成においては、ｎ型
基板ｌの該ｐ″層７部分以外には不純物は拡散されない
ので、ｎウェル６はｐ型不純物の存在しないｎ型基板り
に作るのとほぼ同じことになる。従ってｎつエル２とｎ
ウェル６を形成するに際しても、不純物打ち込み量を特
にかえる必要もなく、同じ工程で形成することができる
。

しかもｎつエル６はＰウェル３，５、及び高エネルギー
注入ｐ゛層７で囲まれているので、電気的には該ｎウェ
ル６はｎウェル２やｎ型基板１からは絶縁されることと
なる。従って、ｎウェル２とｎウェル６には独立にハッ
クゲートバイアスを与えることができる。また、ｎウェ
ル４はｎ形基板領域により他のＰウェル３．５と分離さ
れているので、ｎウェル３とｎウェル４にも独立にハッ
クゲートバイアスを与えることができる。

また、高エネルギー注入ｐ゛暦ば、そのｔ’Ｕち込むエ
ネルギーによって形成される深さが決まるので制御しや
すく、ｎウェル６がｎ型基板１に突き抜けてしまう可能
性が低くなる。

また、前述のようにｎウェル６はｐ型不純物の存在しな
い基板領域に形成されるので、その形成時にはｎウェル
形成に必要な量の不純物だけを打ち込めばよく、必要以
上に不純物の濃度を上げなくてよいのでモビリティの低
下を抑えることができる。

なお、上記実施例ではｎ型基板上にウェルを形成したも
のを例に挙げたが、これはｐ型基板」二にウェルを形成
したものでもよい。

〔発明の効果〕

以上のように本発明に係る半導体装置によれば、ｎ型基
板と電気的に絶縁する必要のあるｎウェルを、高エネル
ギー注入ｐ″層とｎウェルで囲むようにしたので、各々
のウェルに独立にバックゲートバイアスを与えることが
でき、かつ複数のｎウェル及び複数のＰウェルを各々１
回の工程で作ることができる。

さらに、ｎ型基板領域や他のｎウェルと絶縁されるべき
ｎウェル部分の形成時には１．ｎウェル形成に必要な量
の不純物を打ち込めばよく、必要以上に不純物の濃度を
」二げなくてよいので１記１１ウ工ル部分でのモビリテ
ィの低下を抑えることができ、る。

【図面の簡単な説明】

第１図はこの発明の−・実施例による半導体装置の断面
図、第２図は従来の半導体装置の断面図である。 １・・・第１導電型の半導体基板、２，６・・・第１．
１電型のウェル、３，４．５・・・第２導電型のウェル
、７・・・高エネルギー注入による第２導電型の導電層
。 なお図中同一符号は同〜又は相当部分ヲ４くず。

Claims (1)

【特許請求の範囲】
1. （１）第１導電型半導体基板上に形成された第１及び第
   ２導電型ウェルと、上記半導体基板上に上記第１導電型
   ウェル及び半導体基板と電気的に絶縁して形成された第
   ２の第１導電型ウェルとを備えた半導体装置において、 上記半導体基板中に高エネルギーイオン注入によって形
   成された第２導電型導電層を有し、上記第２の第１導電
   型ウェルは上記第２導電型ウェル及び第２導電型導電層
   によって囲まれていることを特徴とする半導体装置。