JPH0461340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0461340A JPH0461340A JP17200190A JP17200190A JPH0461340A JP H0461340 A JPH0461340 A JP H0461340A JP 17200190 A JP17200190 A JP 17200190A JP 17200190 A JP17200190 A JP 17200190A JP H0461340 A JPH0461340 A JP H0461340A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要〕
１、ｏｃｏｓ法による分離絶縁層を有する半導体装置に
関し。
関し。
該分離絶縁層による段差をなくすことにより半導体基板
ど上層配線の接続不良を低減することをＬｊ的とし 半導体基板の−・表面を選択的に酸化して該半導体基板
表面より突出する上表面を有する分離絶縁層を形成し１
該分離絶縁層が形成された該崖導体基板表面に液状の絶
縁物を塗布したのち該絶縁物を固化して該分離絶縁層と
ほぼ等しいエツチング速度を有Ｌ 、ｂ、、つ平坦な表
面を有する絶縁層を形成し、該分離絶縁層によって画定
される素子形成領域に該半導体基板表面が表出するまで
該絶縁層をエンチハノクしたのち該半導体基板表面に層
間絶縁層を形成し、該層間絶縁層に該素子形成領域にお
ける該゛ｒ導体基板を表出するコンタクトホールを形成
したのち該コンタクトホールを通して該半導体基板に接
続する配線を該層間絶縁層−Ｌに形成する諸工程を含む
ように構成するか、または、半導体基板の一表面を選択
的に酸化して該半導体基板表面より突出する上表面を有
する分離絶縁層を形成し、該分離絶縁層を上表面から所
定厚さだけ均一にエツチングし、該」−表面がエツチン
グされた該分離絶縁層を有する該半導体基板表面に液状
の絶縁物を塗布したのち該絶縁物を固化して平坦な表面
を有する絶縁層を形成シフ、該分離絶縁層によって画定
される素子形成領域に該半導体基板表面が表出するまで
該絶縁層をエッチバックし７たのち該半導体基板表面に
層間絶縁層を形成し、該層間絶縁層に該素子形成領域に
おける該半導体基板を表出するコンタクトホールを形成
したのち該コンタクトホールを通じて該半導体基板乙こ
接続する配線を該層間絶縁層上に形成する諸工程を含む
ように構成する。
ど上層配線の接続不良を低減することをＬｊ的とし 半導体基板の−・表面を選択的に酸化して該半導体基板
表面より突出する上表面を有する分離絶縁層を形成し１
該分離絶縁層が形成された該崖導体基板表面に液状の絶
縁物を塗布したのち該絶縁物を固化して該分離絶縁層と
ほぼ等しいエツチング速度を有Ｌ 、ｂ、、つ平坦な表
面を有する絶縁層を形成し、該分離絶縁層によって画定
される素子形成領域に該半導体基板表面が表出するまで
該絶縁層をエンチハノクしたのち該半導体基板表面に層
間絶縁層を形成し、該層間絶縁層に該素子形成領域にお
ける該゛ｒ導体基板を表出するコンタクトホールを形成
したのち該コンタクトホールを通して該半導体基板に接
続する配線を該層間絶縁層−Ｌに形成する諸工程を含む
ように構成するか、または、半導体基板の一表面を選択
的に酸化して該半導体基板表面より突出する上表面を有
する分離絶縁層を形成し、該分離絶縁層を上表面から所
定厚さだけ均一にエツチングし、該」−表面がエツチン
グされた該分離絶縁層を有する該半導体基板表面に液状
の絶縁物を塗布したのち該絶縁物を固化して平坦な表面
を有する絶縁層を形成シフ、該分離絶縁層によって画定
される素子形成領域に該半導体基板表面が表出するまで
該絶縁層をエッチバックし７たのち該半導体基板表面に
層間絶縁層を形成し、該層間絶縁層に該素子形成領域に
おける該半導体基板を表出するコンタクトホールを形成
したのち該コンタクトホールを通じて該半導体基板乙こ
接続する配線を該層間絶縁層上に形成する諸工程を含む
ように構成する。
［産業上の利用分野１
本発明は、いわゆるＬＯＧＯ５（Ｌｏｃａｌ ０ｘｉｄ
ａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法による分離絶縁層
が設けられた半導体装置の製造方法に関する。
ａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法による分離絶縁層
が設けられた半導体装置の製造方法に関する。
シリコン基板に形成される半導体素子を分離する方法と
して、シリコン基板を選択的に酸化して分離絶縁層を形
成するＬＯＣＯ５法が広く用いられているが、この分離
絶縁層は、シリコン基板が酸化したときの体積増加によ
り、素子形成領域におけるシリコン基板表面との間に段
差を生しる。この段差は１分離絶縁層の厚さのほぼ１／
２になる。
して、シリコン基板を選択的に酸化して分離絶縁層を形
成するＬＯＣＯ５法が広く用いられているが、この分離
絶縁層は、シリコン基板が酸化したときの体積増加によ
り、素子形成領域におけるシリコン基板表面との間に段
差を生しる。この段差は１分離絶縁層の厚さのほぼ１／
２になる。
［発明が解決しようとする課題］
一方、半導体装置の高集積化にともなって層間絶縁層に
設けられるコンタクトホールが微細化しつつある。すな
わち、コンタクトホールのアスペクト比が大きくなる傾
向にある。このため、コンタクトホール内における配線
層のカバレンジ不良が件じやすくなる。とくに、上記分
離絶縁層の段差は、素子形成領域におけるシリコン基板
と上層配線との接続を行うためのコンタクトホールのア
スペクト比を増大するため、この上層配線のカバレンジ
不良の発生率が高くなる。
設けられるコンタクトホールが微細化しつつある。すな
わち、コンタクトホールのアスペクト比が大きくなる傾
向にある。このため、コンタクトホール内における配線
層のカバレンジ不良が件じやすくなる。とくに、上記分
離絶縁層の段差は、素子形成領域におけるシリコン基板
と上層配線との接続を行うためのコンタクトホールのア
スペクト比を増大するため、この上層配線のカバレンジ
不良の発生率が高くなる。
第４図は、従来の半導体装置における上記上層配線のカ
バレッジ状況を模式的に示す断面図であって、１、ｏｃ
ｏｓ法による分離絶縁層２から表出する素子形成領域に
おけるシリコン基板１に対して上層配線５が接続されて
いる。この接続のためのコンタクトホール内における絶
縁層の段差は１層間絶縁層４の厚さに分離絶縁層２の段
差すなわち 分離絶縁層２の厚さのほぼ１／２が加わっ
たものとなる。このため、上記コンタクトホールの内側
面。
バレッジ状況を模式的に示す断面図であって、１、ｏｃ
ｏｓ法による分離絶縁層２から表出する素子形成領域に
おけるシリコン基板１に対して上層配線５が接続されて
いる。この接続のためのコンタクトホール内における絶
縁層の段差は１層間絶縁層４の厚さに分離絶縁層２の段
差すなわち 分離絶縁層２の厚さのほぼ１／２が加わっ
たものとなる。このため、上記コンタクトホールの内側
面。
とくに１底面と交差する部分近傍においては、充分な厚
さの上層配線５が堆積困難となりカバレンジ不良が生じ
やすい。その結果、シリコン基板１と上層配線５との間
の接続抵抗が大きくなり、ときには、このような高抵抗
部分が動作中に断線するに敗ることもある。
さの上層配線５が堆積困難となりカバレンジ不良が生じ
やすい。その結果、シリコン基板１と上層配線５との間
の接続抵抗が大きくなり、ときには、このような高抵抗
部分が動作中に断線するに敗ることもある。
本発明は上記従来の問題点を解決し、配線の接続抵抗の
増大による特性の劣化ならびに断線不良等が防止された
高性能・高集積度の半導体装置を提供可能とすることを
目的とする。
増大による特性の劣化ならびに断線不良等が防止された
高性能・高集積度の半導体装置を提供可能とすることを
目的とする。
上記目的は、半導体基板の一表面を選択的に酸化して該
半導体基板表面より突出する上表面を有する分離絶縁層
を形成する工程と、該分離絶縁層が形成された該半導体
基板表面に液状の絶縁物を塗布したのち該絶縁物を固化
して該分離絶縁層とほぼ等しいエツチング速度を有し且
つ平坦な表面を有する絶縁層を形成する工程と、該分離
絶縁層によって画定される素子形成領域に該半導体基板
表面が表出するまで該絶縁層をエッチバックしたのち該
半導体基板表面に層間絶縁層を形成する工程と、該層間
絶縁層に該素子形成領域における該半導体基板を表出す
るコンタクトホールを形成したのち該コンタクトホール
を通じて該半導体基板に接続する配線を該層間絶縁層上
に形成する工程とを含むことを特徴とする本発明に係る
半導体装置の製造方法、または、半導体基板の一表面を
選択的に酸化して該半導体基板表面より突出する上表面
を有する分離絶縁層を形成する工程と、該分離絶縁層を
上表面から所定厚さだけ均一にエツチングする工程と、
該上表面がエツチングされた該分離絶縁層を有する該半
導体基板表面に液状の絶縁物を塗布したのち該絶縁物を
固化して平坦な表面を有する絶縁層を形成する工程と、
該分離絶縁層によって画定される素子形成領域に該半導
体基板表面が表出するまで該絶縁層をエッチバックした
のち該半導体基板表面に層間絶縁層を形成する工程と、
該層間絶縁層に該素子形成領域における該半導体基板を
表出するコンタクトホールを形成したのち該コンタクト
ホールを通じて該半導体基板に接続する配線を該層間絶
縁層上に形成する工程とを含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
半導体基板表面より突出する上表面を有する分離絶縁層
を形成する工程と、該分離絶縁層が形成された該半導体
基板表面に液状の絶縁物を塗布したのち該絶縁物を固化
して該分離絶縁層とほぼ等しいエツチング速度を有し且
つ平坦な表面を有する絶縁層を形成する工程と、該分離
絶縁層によって画定される素子形成領域に該半導体基板
表面が表出するまで該絶縁層をエッチバックしたのち該
半導体基板表面に層間絶縁層を形成する工程と、該層間
絶縁層に該素子形成領域における該半導体基板を表出す
るコンタクトホールを形成したのち該コンタクトホール
を通じて該半導体基板に接続する配線を該層間絶縁層上
に形成する工程とを含むことを特徴とする本発明に係る
半導体装置の製造方法、または、半導体基板の一表面を
選択的に酸化して該半導体基板表面より突出する上表面
を有する分離絶縁層を形成する工程と、該分離絶縁層を
上表面から所定厚さだけ均一にエツチングする工程と、
該上表面がエツチングされた該分離絶縁層を有する該半
導体基板表面に液状の絶縁物を塗布したのち該絶縁物を
固化して平坦な表面を有する絶縁層を形成する工程と、
該分離絶縁層によって画定される素子形成領域に該半導
体基板表面が表出するまで該絶縁層をエッチバックした
のち該半導体基板表面に層間絶縁層を形成する工程と、
該層間絶縁層に該素子形成領域における該半導体基板を
表出するコンタクトホールを形成したのち該コンタクト
ホールを通じて該半導体基板に接続する配線を該層間絶
縁層上に形成する工程とを含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
第１図は本発明の原理説明図であって、シリコン基板１
をＬＯＣＯＳ法によって選択的に酸化して形成された分
離絶縁層２の上表面は、素子形成領域におけるシリコン
基板１表面と同一平面にされている。したがって、層間
絶縁層４に設けられるコンタクトホール内に現れる段差
は、層間絶縁層４自身の厚さと等しくなり、コンタクト
ホール内における上層配線５のカバレッジが改善される
。
をＬＯＣＯＳ法によって選択的に酸化して形成された分
離絶縁層２の上表面は、素子形成領域におけるシリコン
基板１表面と同一平面にされている。したがって、層間
絶縁層４に設けられるコンタクトホール内に現れる段差
は、層間絶縁層４自身の厚さと等しくなり、コンタクト
ホール内における上層配線５のカバレッジが改善される
。
分離絶縁層２上表面の平坦化は、いわゆるスピンオング
ラス（ＳＯＧ）のような液状の絶縁物を１分離絶縁層２
が形成されたシリコン基板１表面に塗布し、この３００
層をエッチバックすると同時に分離絶縁層２をエツチン
グするか、あるいは、シリコン基板１との選択比を利用
して１分離絶縁層２をほぼ１／２の厚さだけ選択エツチ
ングし、これにより分離絶縁層２との境界部近傍に生じ
たシリコン基板１の凹部３に１周知の平坦化エッチパン
ク法を用いてＳＯＧを埋め込むことにより達成される。
ラス（ＳＯＧ）のような液状の絶縁物を１分離絶縁層２
が形成されたシリコン基板１表面に塗布し、この３００
層をエッチバックすると同時に分離絶縁層２をエツチン
グするか、あるいは、シリコン基板１との選択比を利用
して１分離絶縁層２をほぼ１／２の厚さだけ選択エツチ
ングし、これにより分離絶縁層２との境界部近傍に生じ
たシリコン基板１の凹部３に１周知の平坦化エッチパン
ク法を用いてＳＯＧを埋め込むことにより達成される。
以下本発明の実施例を図面を参照して説明する。
以下の図面において、既掲の図面におけるのと同じ部分
には同一符号を付しである。
には同一符号を付しである。
第２図は請求項１に記載した発明の実施例の工程説明図
であって、熱酸化により、同図（ａ）に示すようにシリ
コン基板１表面金体に厚さ約１００人のＳｉＯ□膜６を
形成したのち、 ＣＶＤ（化学気相成長）法により厚さ
約１５００人のＳｉ３Ｎ、膜７を堆積する。
であって、熱酸化により、同図（ａ）に示すようにシリ
コン基板１表面金体に厚さ約１００人のＳｉＯ□膜６を
形成したのち、 ＣＶＤ（化学気相成長）法により厚さ
約１５００人のＳｉ３Ｎ、膜７を堆積する。
次いで１周知のりソゲラフ技術を用いて、Ｓｉ３Ｎ４膜
７およびＳｉｎ、膜６を、同図Φ）に示すように、素子
領域を選択的に覆うようにパターンニングしたのち、こ
れらの膜から表出するシリコン基板１を熱酸化して、同
図（Ｃ）に示すように１分離絶縁Ｎ２を形成する。本発
明においては１分離絶縁層２の厚さを通常の約５０００
人の２倍の１μｍ （１００００人）程度としておく。
７およびＳｉｎ、膜６を、同図Φ）に示すように、素子
領域を選択的に覆うようにパターンニングしたのち、こ
れらの膜から表出するシリコン基板１を熱酸化して、同
図（Ｃ）に示すように１分離絶縁Ｎ２を形成する。本発
明においては１分離絶縁層２の厚さを通常の約５０００
人の２倍の１μｍ （１００００人）程度としておく。
すなわち、後述する平坦化処理ののちに残留する分離絶
縁層２の厚さが約５０００人となるようにする。
縁層２の厚さが約５０００人となるようにする。
次いで、 Ｓｉ３Ｎ、膜７およびＳｉｎ、膜６を除去
したのち、シリコン基板１表面に、スピンオングラスと
呼ばれる有機珪酸化合物から成る液状の絶縁物（例えば
東京応化社製０Ｃ０２Ｆ）を塗布し、これを所定温度で
ベーキングして、同図（ｄ）に示すように。
したのち、シリコン基板１表面に、スピンオングラスと
呼ばれる有機珪酸化合物から成る液状の絶縁物（例えば
東京応化社製０Ｃ０２Ｆ）を塗布し、これを所定温度で
ベーキングして、同図（ｄ）に示すように。
５ｉＯｚを主成分とする絶縁層８を形成する。上記ベー
キングは１次工程のエッチバックにおける絶縁層８のエ
ツチング速度が９分離絶縁層２のそれとほぼ等しくなる
ような条件に設定して行う。
キングは１次工程のエッチバックにおける絶縁層８のエ
ツチング速度が９分離絶縁層２のそれとほぼ等しくなる
ような条件に設定して行う。
次いで１例えば塩素を含有する炭化水素ガスを用いる周
知の反応性イオンエツチング（ＲＩＥ）により、絶縁層
８をエッチバックする。このエッチバックは、素子領域
にシリコン基板１が表出したことを検出して終点とする
。このようにして、同図（ｅ）に示すように、素子領域
に表出するシリコン基板１表面と分離絶縁層２上表面と
が平坦化される。
知の反応性イオンエツチング（ＲＩＥ）により、絶縁層
８をエッチバックする。このエッチバックは、素子領域
にシリコン基板１が表出したことを検出して終点とする
。このようにして、同図（ｅ）に示すように、素子領域
に表出するシリコン基板１表面と分離絶縁層２上表面と
が平坦化される。
このようなシリコン基板１に１通常の工程にしたがって
９図示しないトランジスタ等の素子を形成したのち、第
１図に示すように１層間絶縁層４を形成し、さらに、こ
の層間絶縁層４にコンタクトホールを形成したのち、シ
リコン基板１に接続する上層配線５を形成する。
９図示しないトランジスタ等の素子を形成したのち、第
１図に示すように１層間絶縁層４を形成し、さらに、こ
の層間絶縁層４にコンタクトホールを形成したのち、シ
リコン基板１に接続する上層配線５を形成する。
第３回は請求項２に記載した発明の実施例の工程説明図
であって、第２図（ａ）ないしくＣ）の工程により分離
絶縁層２が形成されたシリコン基板１を等方性エンチン
グ、例えば５％の希釈弗酸（肝）に浸漬して１分離絶縁
層２を、その上表面から所定厚さ９例えばその初期厚さ
の約１７２だけ均一にエツチングする。このエツチング
は、素子領域に表出するシリコン基板１と分離絶縁層２
との選択比を利用して行うが、終点は浸漬時間により決
定する。
であって、第２図（ａ）ないしくＣ）の工程により分離
絶縁層２が形成されたシリコン基板１を等方性エンチン
グ、例えば５％の希釈弗酸（肝）に浸漬して１分離絶縁
層２を、その上表面から所定厚さ９例えばその初期厚さ
の約１７２だけ均一にエツチングする。このエツチング
は、素子領域に表出するシリコン基板１と分離絶縁層２
との選択比を利用して行うが、終点は浸漬時間により決
定する。
上記エツチングにより、第３図（ａ）に示すように分離
絶縁層２の上表面が素子領域におけるシリコン基板１表
面とほぼ平坦化されるが９分離絶縁層２との境界部にお
けるシリコン基板１表面には。
絶縁層２の上表面が素子領域におけるシリコン基板１表
面とほぼ平坦化されるが９分離絶縁層２との境界部にお
けるシリコン基板１表面には。
凹部３が生じる。
次いで、同図Ｑ））に示すように、シリコン基板１表面
金体に１例えば前記ＳＯＧのような液状の絶縁物を塗布
し、これを所定温度でベーキングして固化して絶縁層９
を形成したのち１例えば塩素を含有する炭化水素ガスを
用いる周知の反応性イオンエンチング（ＲＩＥ）により
、絶縁層９をエッチハックする。このエッチハックは５
素子領域にシリコン基板ｌが表出したことを検出して終
点とする。
金体に１例えば前記ＳＯＧのような液状の絶縁物を塗布
し、これを所定温度でベーキングして固化して絶縁層９
を形成したのち１例えば塩素を含有する炭化水素ガスを
用いる周知の反応性イオンエンチング（ＲＩＥ）により
、絶縁層９をエッチハックする。このエッチハックは５
素子領域にシリコン基板ｌが表出したことを検出して終
点とする。
このようにして、同図（Ｃ）に示すように１分離絶縁層
２との境界部における凹部３が絶縁層９によって埋め込
まれ、素子領域におけるシリコン基板１表面と分離絶縁
層２上表面とが平坦化される。
２との境界部における凹部３が絶縁層９によって埋め込
まれ、素子領域におけるシリコン基板１表面と分離絶縁
層２上表面とが平坦化される。
本実施例においては、同図（ａ）における分離絶縁層２
のエツチングと、同図（ｂ）における絶縁層９のエツチ
ングとの二段階のエツチングが行われるが絶縁層９のエ
ッチハックは、その前にシリコン基板１表面と分離絶縁
層２表面とがすでにほぼ平坦化されているため、絶縁層
９と分離絶縁層２との間のエツチング速度差の影響を受
けない点で、第２図の実施例に比べて有利である。
のエツチングと、同図（ｂ）における絶縁層９のエツチ
ングとの二段階のエツチングが行われるが絶縁層９のエ
ッチハックは、その前にシリコン基板１表面と分離絶縁
層２表面とがすでにほぼ平坦化されているため、絶縁層
９と分離絶縁層２との間のエツチング速度差の影響を受
けない点で、第２図の実施例に比べて有利である。
すなわち１．第２図の実施例においては、絶縁層８と分
離絶縁層２との間にエツチング速度差が存在すると１一
般に、素子領域にシリコン基板１が表出した時点で分離
絶縁層２がシリコン基板１と同一表面をなすだけエツチ
ングされていないことになる。したがって９分離絶縁層
２と同等のエツチング速度を有するように、絶縁層８の
−・−キングを充分に行う必要がある。具体的には、
ＳＯＣから成る絶縁層８のエンチング速度を、熱酸化Ｓ
ｉＯ□膜から成る分離絶縁層２のそれと等しくするため
には、ベーキング温度を１０００°Ｃ程度とする必要が
ある。その結果１例えば、上記分離絶縁層２上表面の平
坦化工程の前に、シリコン基板ｌになんらかの不純物拡
散領域が形成されている場合等においては、このベーキ
ングによって不純物の再拡散を生じやすい。また、ベー
キング時の酸化性雰囲気による基板表面等の酸化に対す
る考慮が必要となる。これに対して、第３図の実施例に
おいては。
離絶縁層２との間にエツチング速度差が存在すると１一
般に、素子領域にシリコン基板１が表出した時点で分離
絶縁層２がシリコン基板１と同一表面をなすだけエツチ
ングされていないことになる。したがって９分離絶縁層
２と同等のエツチング速度を有するように、絶縁層８の
−・−キングを充分に行う必要がある。具体的には、
ＳＯＣから成る絶縁層８のエンチング速度を、熱酸化Ｓ
ｉＯ□膜から成る分離絶縁層２のそれと等しくするため
には、ベーキング温度を１０００°Ｃ程度とする必要が
ある。その結果１例えば、上記分離絶縁層２上表面の平
坦化工程の前に、シリコン基板ｌになんらかの不純物拡
散領域が形成されている場合等においては、このベーキ
ングによって不純物の再拡散を生じやすい。また、ベー
キング時の酸化性雰囲気による基板表面等の酸化に対す
る考慮が必要となる。これに対して、第３図の実施例に
おいては。
このような高温度でのベーキングは必須ではないので１
例えば上記再拡散が回避される。
例えば上記再拡散が回避される。
本実施例の別の利点としては、素子形成領域の大きさに
よって生じる絶縁膜８の厚さ分布の影響を受けないこと
である。すなわち、スピンコーティングされた絶縁膜８
０表面は、素子形成領域が小さい（袂い）場合には１素
子形成領域と分離絶縁層２上とでほぼ平坦であるが、素
子形成領域が大きい（広い）場合には、素子形成領域に
おける絶縁膜８表面が凹んだ形状となりやすい。このこ
とは、同一基板上に異なる大きさの素子形成領域が存在
する場合、広い素子形成領域における絶縁膜８が比較的
薄くなることを意味する。したがって、絶縁膜８をエッ
チバックしたとき、広い素子形成領域における基板がオ
ーバーエツチングされるか、オーバーエツチングを避け
ようとするとその周囲の分離絶縁層２が充分にエッチバ
ックされず９段差が残り、また、狭い素子形成領域にお
ける絶縁膜８が完全に除去されないことになる。
よって生じる絶縁膜８の厚さ分布の影響を受けないこと
である。すなわち、スピンコーティングされた絶縁膜８
０表面は、素子形成領域が小さい（袂い）場合には１素
子形成領域と分離絶縁層２上とでほぼ平坦であるが、素
子形成領域が大きい（広い）場合には、素子形成領域に
おける絶縁膜８表面が凹んだ形状となりやすい。このこ
とは、同一基板上に異なる大きさの素子形成領域が存在
する場合、広い素子形成領域における絶縁膜８が比較的
薄くなることを意味する。したがって、絶縁膜８をエッ
チバックしたとき、広い素子形成領域における基板がオ
ーバーエツチングされるか、オーバーエツチングを避け
ようとするとその周囲の分離絶縁層２が充分にエッチバ
ックされず９段差が残り、また、狭い素子形成領域にお
ける絶縁膜８が完全に除去されないことになる。
第３図の実施例のように、絶縁膜８を塗布する以前に分
離絶縁層２をエッチバックしておけば。
離絶縁層２をエッチバックしておけば。
素子形成領域の大きさに関係なく、絶縁膜８の厚さが等
しくなるので、上記のようなオーバーエッチバックや段
差、あるいは、素子形成領域における絶縁膜８の残留が
生じない。したがって、異なる大きさの素子形成領域が
混在する半導体装置の製造に有効である。
しくなるので、上記のようなオーバーエッチバックや段
差、あるいは、素子形成領域における絶縁膜８の残留が
生じない。したがって、異なる大きさの素子形成領域が
混在する半導体装置の製造に有効である。
本発明によれば、 ＬＯＣＯＳ法による分離絶縁層を用
いて成る高集積度の半導体装置において、高アスペクト
比の微細コンタクトホール内における配線のカバレッジ
率を向上し、ガパレッジ不良により配線抵抗が増大して
生じる性能劣化、あるいは断線等の障害は断線が防止さ
れ、この種の半導体装置の製造歩留りならびに信転性の
向上を可能とする効果がある。
いて成る高集積度の半導体装置において、高アスペクト
比の微細コンタクトホール内における配線のカバレッジ
率を向上し、ガパレッジ不良により配線抵抗が増大して
生じる性能劣化、あるいは断線等の障害は断線が防止さ
れ、この種の半導体装置の製造歩留りならびに信転性の
向上を可能とする効果がある。
第１図は本発明の原理説明図。
第２図は第１の請求項に記載した発明の実施例の工程説
明図。 第３図は第２の請求項に記載した発明の実施例の工程説
明図。 第４図は従来の問題点説明図 である。 図において。 ■はシリコン基板、 ２は分離絶縁層。 ３は凹部、 ４は層間絶縁層。 ５は上層配線、 ６はＳｉｎ、膜。 ７はＳｉＪ、膜。 である。 ８と９は絶縁層 木臂叶の層、理４先明肥 第 １ 図 従来の問題点、言え明図 第 ４ 図 第？へ青求ｘ＠ｒ二ｉｅ載した今Ｆｆ４ｙ）実オ色ブ列
ｎ工程２角１、四□と７１□あ 凹 第１９δｈ寸（丁０（１言（１載しｆコイ杓日月力実オ
朴、脅・ｊの１楳おｓ、 ｉｙＨａ礫 皇
明図。 第３図は第２の請求項に記載した発明の実施例の工程説
明図。 第４図は従来の問題点説明図 である。 図において。 ■はシリコン基板、 ２は分離絶縁層。 ３は凹部、 ４は層間絶縁層。 ５は上層配線、 ６はＳｉｎ、膜。 ７はＳｉＪ、膜。 である。 ８と９は絶縁層 木臂叶の層、理４先明肥 第 １ 図 従来の問題点、言え明図 第 ４ 図 第？へ青求ｘ＠ｒ二ｉｅ載した今Ｆｆ４ｙ）実オ色ブ列
ｎ工程２角１、四□と７１□あ 凹 第１９δｈ寸（丁０（１言（１載しｆコイ杓日月力実オ
朴、脅・ｊの１楳おｓ、 ｉｙＨａ礫 皇
Claims (2)
- （１）半導体基板の一表面を選択的に酸化して該半導体
基板表面より突出する上表面を有する分離絶縁層を形成
する工程と、 該分離絶縁層が形成された該半導体基板表面に液状の絶
縁物を塗布したのち該絶縁物を固化して該分離絶縁層と
ほぼ等しいエッチング速度を有し且つ平坦な表面を有す
る絶縁層を形成する工程と、該分離絶縁層によって画定
される素子形成領域に該半導体基板表面が表出するまで
該絶縁層をエッチバックしたのち該半導体基板表面に層
間絶縁層を形成する工程と、 該層間絶縁層に該素子形成領域における該半導体基板を
表出するコンタクトホールを形成したのち該コンタクト
ホールを通じて該半導体基板に接続する配線を該層間絶
縁層上に形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - （２）半導体基板の一表面を選択的に酸化して該半導体
基板表面より突出する上表面を有する分離絶縁層を形成
する工程と、 該分離絶縁層を該上表面から所定厚さだけ均一にエッチ
ングする工程と、 該上表面がエッチングされた該分離絶縁層を有する該半
導体基板表面に液状の絶縁物を塗布したのち該絶縁物を
固化して平坦な表面を有する絶縁層を形成する工程と、 該分離絶縁層によって画定される素子形成領域に該半導
体基板表面が表出するまで該絶縁層をエッチバックした
のち該半導体基板表面に層間絶縁層を形成する工程と、 該層間絶縁層に該素子形成領域における該半導体基板を
表出するコンタクトホールを形成したのち該コンタクト
ホールを通じて該半導体基板に接続する配線を該層間絶
縁層上に形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200190A JPH0461340A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200190A JPH0461340A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461340A true JPH0461340A (ja) | 1992-02-27 |
Family
ID=15933683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17200190A Pending JPH0461340A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976952A (en) * | 1997-03-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Implanted isolation structure formation for high density CMOS integrated circuits |
| KR100253349B1 (ko) * | 1997-11-17 | 2000-04-15 | 김영환 | 반도체소자의 분리구조 제조방법 |
-
1990
- 1990-06-29 JP JP17200190A patent/JPH0461340A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976952A (en) * | 1997-03-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Implanted isolation structure formation for high density CMOS integrated circuits |
| KR100253349B1 (ko) * | 1997-11-17 | 2000-04-15 | 김영환 | 반도체소자의 분리구조 제조방법 |
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