JPH0645329A - 高集積半導体装置およびその製造方法 - Google Patents

高集積半導体装置およびその製造方法

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JPH0645329A
JPH0645329A JP4116332A JP11633292A JPH0645329A JP H0645329 A JPH0645329 A JP H0645329A JP 4116332 A JP4116332 A JP 4116332A JP 11633292 A JP11633292 A JP 11633292A JP H0645329 A JPH0645329 A JP H0645329A
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conductive layer
semiconductor device
insulating film
manufacturing
forming
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Yun-Seung Shin
允承 辛
Sung-Nam Chang
成男 張
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 自己整合されたコンタクト構造をもつ高集積
半導体メモリ装置を提供する。 【構成】 下部導電層１７′と上部導電層１９′間の電
気的接続のための接続構造と、前記接続構造形成のため
のブァイアをもつ層間絶縁膜７，１３，１３′を備え、
前記接続構造は前記ブァイアの内面に下部導電層と電気
的に接触し、前記ブァイア周囲の層間絶縁膜上の所定領
域上に形成された第１導電層１７′、前記第１導電層上
に形成された前記ブァイアを満たす平坦化物質２３、前
記平坦化物質２３と露出された第１導電層上に形成され
た第２導電層１９′から構成されたコンタクトパッドを
含むことを特徴とし、半導体装置の製造方法が提供され
る。これにより、コンタクトパッドの上部面が平坦化さ
れるので、後続工程による上部導電層１９′との電気的
接続が容易になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体メモリ装置
およびその製造方法に関するもので、特に自己整合（ｓ
ｅｌｆ−ａｌｉｇｎｅｄ）されたコンタクト構造をもつ
高集積半導体メモリ装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】最近、半導体メモリ装置の超高集積化の
傾向により層間コンタクトおよび金属配線間のコンタク
ト面積が減っている。このため、コンタクトホールのア
スペクト比（深さ／直径）も１．５程度に増大されてい
る。したがって、狭く、深いコンタクトホールでコンタ
クトの失敗による不良率が増大する。
【０００３】ＩＥＤＭ９０の４７７〜４８０ページに発
表された山中の１６Ｍ−ｂｉｔ ＳＲＡＭではネスト
（ｎｅｓｔ）コンタクトのサイズが０．４μｍ×０．４
μｍであり、１９９０、Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙの１３〜１４ページに発
表された川本の６４Ｍ−ｂｉｔ ＤＲＡＭでは０．３μ
ｍデザインルールを使用しており、ワードラインに自己
整合された埋設ビットラインコンタクトホール形成方法
を開示している。すなわち、ハーフミクロン以下のデザ
インルールを使用する高集積半導体装置では、従来の写
真食刻工程によらず、異方性食刻を利用した自己整合
（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）方式でコンタクトホー
ルをオープンさせ、選択的なシリコン成長技術を利用し
てコンタクトパッドを形成するか、ポリシリコンの平坦
化技術を利用して低抵抗ビットラインを形成している。
【０００４】しかし、山中の選択的なシリコン成長技術
は自己整合されたコンタクト形成後、シリコンを選択的
に成長させ、後続層間絶縁膜の平坦化工程を遂行するの
で、工程が複雑なだけでなく選択的なシリコン成長によ
る製造費用の上昇、微細架橋（ｍｉｃｒｏ ｂｒｉｄｇ
ｉｎｇ）生成等の問題点があった。また、川本のポリシ
リコンの平坦化技術は、ポリシリコンを厚く形成し、エ
ッチバック工程によりポリシリコン層の表面を平坦にさ
せた後、その上にＷＳｉ2 のような高融点シリサイド膜
を沈積した後、写真食刻工程によりビットラインパター
ンを形成するので、下部段差物の谷に沿って完全に除去
されていないポリシリコンが残されるストリンガ（ｓｔ
ｒｉｎｇｅｒ）生成の問題点があった。
【０００５】従来の技術の問題点をより具体的に説明す
るために、従来ＳＲＡＭのコンタクト形成工程を図１Ａ
〜図２を参照し説明すると次のとおりである。図１Ａを
参照すると、半導体基板１上にゲート酸化膜３、ゲート
電極層５および例えば、ＨＴＯ（Ｈｉｇｈ ｔｅｍｐｅ
ｒａｔｕｒｅ ｏｘｉｄｅ）からなる第１絶縁膜７を順
次に形成し、前記第１絶縁膜７上に感光膜を塗布し、ゲ
ート電極パターンマスクを適用した写真工程により感光
膜パターン９を形成する。
【０００６】図１Ｂを参照すると、前記感光膜パターン
９を用いて第１絶縁膜７およびゲート電極層５を選択的
に食刻し、ゲート電極パターンを形成した後、ゲート電
極パターンに自己整合される低濃度の不純物領域１０を
半導体基板１内に形成し、前記感光膜パターン９を除去
した後、半導体基板１上に例えば、ＨＴＯからなる第２
絶縁膜１１を沈積する。
【０００７】図１Ｃを参照すると、前記第２絶縁膜１１
を異方性食刻し、ゲート電極パターーンの側壁だけに第
１ゲート側壁スぺーサ１１’を形成し、第１ゲート側壁
スぺーサ１１’に自己整合される高濃度の不純物領域１
２を半導体基板１内に形成する。引き続き、半導体基板
１上に例えば、酸化膜からなる第３絶縁膜１３を沈積し
た後、第３絶縁膜１３上に感光膜をかぶせ、コンタクト
ホールパターン形成用マスクを利用した写真工程により
感光膜に開口１５を形成する。
【０００８】図１Ｄを参照すると、前記開口１５を通じ
て露出された第３絶縁膜１３を異方性食刻し、コンタク
トホールをオープンさせる。このとき、第１ゲート側壁
スぺーサ１１’上には第３絶縁膜１３からなる第２ゲー
ト側壁スぺーサ１３’が形成される。図１Ｅを参照する
と、前記感光膜を除去した後、半導体基板１上にポリシ
リコン１７と高融点金属１９からなる第１導電層２０を
沈積し、第１導電層２０上に感光膜をかぶせ、コンタク
トパッドパターン形成用マスクを利用した写真工程によ
りコンタクトパッドを形成する領域上にだけ感光膜パタ
ーン２１を残す。
【０００９】図２を参照すると、前記感光膜パターン２
１を用いて第１導電層２０を異方性食刻すると、感光膜
パターン下にだけ上部パッド１７と下部パッド２９から
なるコンタクトパッド２０’が残されることになる。こ
のとき、第３絶縁膜の下部段差物に形成された谷４に沿
って完全に除去されてない第１導電層の残留物１７”、
１９”が残されることになる。この残留物１７”、１
９”は谷４に沿って長く延長されストリンガを形成する
ので、その上に形成される金属配線の間に電気的な通路
として提供されるので配線間短絡問題等を惹起させるこ
とになる。これは不良率を増大させ、素子の信頼性を低
下させる原因となっている。
【００１０】したがって、このような残留物層１７”、
１９”を除去するため第１導電層の異方性食刻時、過度
食刻（ｏｖｅｒ ｅｔｃｈ）が行なわれているが、谷内
の導電性残留物を完全に除去するには難しい点があっ
た。
【００１１】
【発明が解決しようとする課題】本発明の目的は、前記
のような従来の技術の問題点を解決するために改善され
た高集積半導体メモリ装置およびその製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明は、下部導電層と上部導電層間の電気的接続の
ための接続構造と、前記接続構造形成のためのブァイア
（Ｖｉａ）をもつ層間絶縁膜を備え、前記接続構造は前
記ブァイアの内面に下部導電層と電気的に接触し、前記
ブァイア周囲の層間絶縁膜上の所定領域上に形成された
第１導電層、前記第１導電層上に形成された前記ブァイ
アを満たす平坦化物質、前記平坦化物質と露出された第
１導電層上に形成された第２導電層から構成されたコン
タクトパッドを含むことを特徴とする半導体装置を提供
する。
【００１３】本発明の一つの態様によると、前記ブァイ
アの下部周囲にはゲート側壁スぺーサが形成されてお
り、前記ブァイアの上部内面は層間絶縁膜の側壁と接し
ている。前記第１導電層はポリシリコンを薄く蒸着して
形成し、第２導電層はポリシリコンで形成するかまたは
ポリシリコンと高融点金属の化合物からなるポリサイド
（Ｐｏｌｙｃｉｄｅ）で形成することが望ましいし、前
記平坦化物質にはＢＰＳＧ（ホウ素−リン−ケイ酸ガラ
ス）を利用することが望ましい。
【００１４】また、本発明は半導体基板上に接続構造形
成のためにブァイアを含む層間絶縁膜を形成し、前記ブ
ァイアの内面および前記ブァイア周囲の層間絶縁膜の所
定部分上に第１導電層を形成し、前記ブァイアを層間平
坦化物質で埋立て、前記平坦化物質および前記露出され
た第１導電層上に第２導電層を形成することを特徴とす
る半導体装置の製造方法を提供する。
【００１５】本発明の一つの態様によると、前記接続構
造形成のためのブァイアを含む層間絶縁膜を形成する工
程は、ＭＯＳトランジスタが形成されている半導体基板
上に層間絶縁膜を形成し、写真工程により前記層間絶縁
膜に開口を形成する工程である。前記第１導電層を形成
する工程は、前記層間絶縁膜が形成された半導体基板上
に第１導電層を薄く沈積した後、写真工程によりコンタ
クトパッドパターンが形成されるようにパターニングす
る工程である。
【００１６】前記層間平坦化物質を埋立てる工程は、前
記第１導電層が形成された半導体基板全面に層間平坦化
物質を沈積しリフローした後、前記第１導電層の上部が
露出されるまでエッチバックする工程である。そして、
前記第２導電層を形成する工程は、前記上部が露出され
た第１導電層および層間平坦化物質上に第２導電層を沈
積した後、写真工程によりコンタクトパッドパターンで
パターニングする工程である。
【００１７】前記第１導電層はポリシリコンを薄く蒸着
して形成することが望ましく、前記第２導電層はポリシ
リコンと高融点金属を順番に蒸着して形成することが望
ましい。また、前記層間平坦化物質にはＢＰＳＧを用い
ることが望ましい。
【００１８】
【作用】本発明による高集積半導体装置によると、コン
タクトパッドの上部面が平坦化されているので後続工程
による上部導電層との電気的接続が容易になる。
【００１９】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。図３は本発明による高集積半導体装置の断
面図を示す。図面に示したように、本発明による半導体
装置のコンタクトパッド構造は、ブァイア（Ｖｉａ）が
形成された層間絶縁膜７、１３、１３’上に形成された
第１導電層からなるコンタクトパッド１７’と、前記第
１導電層のへこんだ部分、すなわち、ブァイアを埋立て
て形成された層間平坦化層２３および前記コンタクトパ
ッド１７’の上部と連結され形成された第２導電層から
なるまたほかのコンタクトパッド２８’から構成されて
いる。
【００２０】これにより本発明のコンタクトパッド構造
を半導体装置に適用させると、コンタクトパッドの上部
面が平坦化されているので上部導電層との電気的接続が
容易になる。図４Ａ〜図５Ｆに本発明による高集積半導
体装置の製造方法を工程順序により図示した。
【００２１】第１ゲート側壁スぺーサ上に第３絶縁膜か
らなる第２ゲート側壁スぺーサを形成するまでの工程
は、従来の方法の図１Ａ〜図１Ｄの工程と同じなので、
これに対する説明は省略する。図４Ａを参照すると、前
記第３絶縁膜１３および第２ゲート側壁スぺーサ１３’
が形成された半導体基板上にポリシリコンからなる第１
導電層１７を薄く沈積し、第１導電層１７上に感光膜を
かぶせ、コンタクトパッドパターン形成用マスクを利用
した写真工程によりコンタクトパッドを形成する領域上
にだけ感光膜パターン２１を残す。
【００２２】図４Ｂを参照すると、前記感光膜パターン
２１を用いて前記第１導電層１７を異方性食刻すると、
感光膜パターンの下にだけコンタクトパッド１７’が残
されることになる。このとき、前記第１導電層１７が薄
く形成されているので、コンタクトパッド領域以外の部
分の第１導電層は食刻により完全に除去されるので、第
３絶縁膜の下部段差物に形成された谷の内部にストリン
ガ等が残ることはない。
【００２３】図４Ｃを参照すると、前記感光膜パターン
を除去し、結果物全面にＢＰＳＧからなる第４絶縁膜２
３を沈積した後、高温、例えば８５０℃〜９００℃でリ
フロー（Ｒｅｆｌｏｗ）する。図５Ｄを参照すると、前
記第４絶縁膜２３をエッチバックし、前記コンタクトパ
ッド１７’のへこんだ谷の部分を前記第４絶縁膜２３に
より平坦化させると同時にコンタクトパッド１７’の突
出部分、すなわち上部面は露出させる。
【００２４】図５Ｅを参照すると、前記結果物全面にポ
リシリコン２５と高融点金属化合物２７、例えばＷＳｉ
2 からなる第２導電層２８を沈積した後、感光膜を塗布
し、前記コンタクトパッドパターン形成用マスクを利用
した写真工程によりコンタクトパッドを形成する領域上
だけに感光膜パターン２９を残す。図５Ｆを参照する
と、前記感光膜パターン２９を用いて前記第２導電層２
８を異方性食刻することにより、上部パッド２７’と下
部パッド２５’からなるまたほかのコンタクトパッド２
８’を形成し、前記第１導電層からなるコンタクトパッ
ド１７’の露出された突出部分とまたほかのコンタクト
パッド２８’を連結させる。
【００２５】
【発明の効果】以上説明したように、本発明によると、
コンタクトパッドの上部面が平坦化されているので、後
続工程による上部導電層との電気的な接続が容易にな
り、自己整合されたコンタクトをオープンした後、コン
タクトパッドを形成するための第１導電層を薄く沈積
し、パターニングしてエッチングした後、ＢＰＳＧから
なる絶縁膜により第１導電層のへこんだ谷の部分を平坦
化させた後、第２導電層を第１導電層と連結されるよう
に形成することにより第１導電層のへこんだ谷の部分に
ストリンガ等の残留物が残らないことにより、高密度半
導体装置の製造に適用したとき信頼性が向上される。
【図面の簡単な説明】
【図１】Ａ〜Ｅは従来の高集積半導体装置の製造方法を
示した工程の順序図である。
【図２】従来の高集積半導体装置の製造方法を示した工
程の順序図である。
【図３】本発明の高集積半導体メモリ装置を示した断面
図である。
【図４】Ａ〜Ｃは本発明の高集積半導体装置の製造方法
を示した工程の順序図である。
【図５】Ｄ〜Ｆは本発明の高集積半導体装置の製造方法
を示した工程の順序図である。
【符号の説明】
７、１３、１３’ 層間絶縁膜 １７’ 第１導電層 ２３ 平坦化物質 ２８’ 第２導電層

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 下部導電層と上部導電層間の電気的接続
    のための接続構造と、 前記接続構造形成のためのブァイアをもつ層間絶縁膜を
    備え、 前記接続構造は前記ブァイアの内面に下部導電層と電気
    的に接触し、前記ブァイア周囲の層間絶縁膜上の所定領
    域上に形成された第１導電層、前記第１導電層上に形成
    された前記ブァイアを満たす平坦化物質、前記平坦化物
    質と露出された第１導電層上に形成された第２導電層か
    ら構成されたコンタクトパッドを含むことを特徴とする
    半導体装置。
  2. 【請求項２】 前記ブァイアの下部周囲にはゲート側壁
    スぺーサが形成されており、前記ブァイアの上部内面は
    層間絶縁膜の側壁であることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記第１導電層はポリシリコンを薄く蒸
    着し形成することを特徴とする請求項１記載の半導体装
    置。
  4. 【請求項４】 前記平坦化物質はＢＰＳＧであることを
    特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記第２導電層はポリシリコンで形成す
    ることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記第２導電層はポリシリコンと高融点
    金属化合物からなることを特徴とする請求項１記載の半
    導体装置。
  7. 【請求項７】 前記高融点金属化合物はＷＳｉ2 である
    ことを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 前記接続構造は自己整合された接続構造
    であることを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】 前記半導体装置はＳＲＡＭであることを
    特徴とする請求項１記載の半導体装置。
  10. 【請求項１０】 半導体基板上に接続構造の形成のため
    のブァイアを含む層間絶縁膜を形成し、前記ブァイアの
    内面および前記ブァイア周囲の層間絶縁膜の所定部分上
    に第１導電層を形成し、前記ブァイアを層間平坦化物質
    に埋立て、前記平坦化物質および前記露出された第１導
    電層上に第２導電層を形成することを特徴とする半導体
    装置の製造方法。
  11. 【請求項１１】 前記接続構造形成のためのブァイアを
    含む層間絶縁膜を形成する工程は、ＭＯＳトランジスタ
    が形成されている半導体基板上に層間絶縁膜を形成し、
    写真工程により前記層間絶縁膜に開口を形成する工程で
    あることを特徴とする請求項１０記載の半導体装置の製
    造方法。
  12. 【請求項１２】 前記第１導電層を形成する工程は、前
    記層間絶縁膜が形成された半導体基板上に第１導電層を
    薄く沈積した後、写真工程によりコンタクトパッドパタ
    ーンが形成されるようにパターニングする工程であるこ
    とを特徴とする請求項１０記載の半導体装置の製造方
    法。
  13. 【請求項１３】 前記層間平坦化物質を埋立てる工程
    は、前記第１導電層が形成された半導体基板全面に層間
    平坦化物質を沈積しリフローした後、前記第１導電層の
    上部が露出されるまでエッチバックする工程であること
    を特徴とする請求項１０記載の半導体装置の製造方法。
  14. 【請求項１４】 前記第２導電層を形成する工程は、前
    記露出された第１導電層および層間平坦化物質上に第２
    導電層を沈積した後、写真工程によりコンタクトパッド
    パターンでパターニングする工程であることを特徴とす
    る請求項１０記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第１導電層はポリシリコンで形成
    することを特徴とする請求項１０記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記層間平坦化物質はＢＰＳＧである
    ことを特徴とする請求項１０記載の半導体装置の製造方
    法。
  17. 【請求項１７】 前記第２導電層はポリシリコンと高融
    点金属からなることを特徴とする請求項１０記載の半導
    体装置の製造方法。
  18. 【請求項１８】 前記第１導電層および第２導電層の写
    真工程によるコンタクトパッドパターンへのパターニン
    グ時、同じマスクを用いることを特徴とする請求項１０
    記載の半導体装置の製造方法。
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