JPH0461439B2 - - Google Patents
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- Publication number
- JPH0461439B2 JPH0461439B2 JP62120275A JP12027587A JPH0461439B2 JP H0461439 B2 JPH0461439 B2 JP H0461439B2 JP 62120275 A JP62120275 A JP 62120275A JP 12027587 A JP12027587 A JP 12027587A JP H0461439 B2 JPH0461439 B2 JP H0461439B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- memory cell
- gallium arsenide
- inverter
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 238000006880 cross-coupling reaction Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
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- 230000005855 radiation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はガリウム砒素半導体集積回路、特にス
タテイツクRAMのメモリセルの構成に関するも
のである。
タテイツクRAMのメモリセルの構成に関するも
のである。
第２図は、例えば日経マイクロデバイス1986年
７月号67ページの図２に示された従来のスタテイ
ツクメモリセルの構成を示した回路図であり、図
において、Ｑ１〜Ｑ４はエンハンスメント型
MESFET、Ｌ１，Ｌ２はデプレツシヨン型
MESFET或いは抵抗等で構成される負荷素子、
Ｎ１，Ｎ２はメモリセルを構成するフリツプフロ
ツプの内部ノード、VDDは電源線、GNDは接地線
である。
７月号67ページの図２に示された従来のスタテイ
ツクメモリセルの構成を示した回路図であり、図
において、Ｑ１〜Ｑ４はエンハンスメント型
MESFET、Ｌ１，Ｌ２はデプレツシヨン型
MESFET或いは抵抗等で構成される負荷素子、
Ｎ１，Ｎ２はメモリセルを構成するフリツプフロ
ツプの内部ノード、VDDは電源線、GNDは接地線
である。
このメモリセルは、FETQ１と負荷Ｌ１、及び
FETQ２と負荷Ｌ２で構成される２個のインバー
タの出力を互いのゲート電極に交差結合させたフ
リツプフロツク回路等から構成されており、
FETQ１及びＱ２の導通、非導通に応じて内部ノ
ードＮ１及びＮ２を高電位状態或いは低電位状態
に保つことにより、１ビツトの記憶情報を保持す
るものである。すなわち、FETQ１が導通、
FETQ２が非導通の場合にはノードＮ１が低電
位、ノードＮ２が高電位となり、FETQ１が非導
通、FETQ２が導通の場合にはノードＮ１が高電
位、ノードＮ２が低電位となる。情報の書き込み
あるいは読み出しは、ワード線WL電位を高電位
にし、トランスフアゲートＱ３，Ｑ４を導通状態
にしてビツト線BL及び反転ビツト線の電位を
メモリセルの内部ノードＮ１，Ｎ２に転送し、或
いはノードＮ１，Ｎ２の電位をビツト線BL及び
反転ビツト線に転送することによつてなされ
る。
FETQ２と負荷Ｌ２で構成される２個のインバー
タの出力を互いのゲート電極に交差結合させたフ
リツプフロツク回路等から構成されており、
FETQ１及びＱ２の導通、非導通に応じて内部ノ
ードＮ１及びＮ２を高電位状態或いは低電位状態
に保つことにより、１ビツトの記憶情報を保持す
るものである。すなわち、FETQ１が導通、
FETQ２が非導通の場合にはノードＮ１が低電
位、ノードＮ２が高電位となり、FETQ１が非導
通、FETQ２が導通の場合にはノードＮ１が高電
位、ノードＮ２が低電位となる。情報の書き込み
あるいは読み出しは、ワード線WL電位を高電位
にし、トランスフアゲートＱ３，Ｑ４を導通状態
にしてビツト線BL及び反転ビツト線の電位を
メモリセルの内部ノードＮ１，Ｎ２に転送し、或
いはノードＮ１，Ｎ２の電位をビツト線BL及び
反転ビツト線に転送することによつてなされ
る。
従来のガリウム砒素半導体集積回路は以上のよ
うに構成されているので、フリツプフロツプ型の
メモリセルにおいて、高電位側の内部ノードにα
粒子等の放射線が入射すると、生成された電子の
ためにそれまで高電位に保持されていたノードの
電位が低下し、該ノード電位が低電位側のノード
電位よりも低下した場合にはフリツプフロツプが
反転してメモリセルの記憶情報を破壊する、いわ
ゆるソフトエラーを生じる。このソフトエラーを
防止するためには、高電位側のノードの容量を増
大し、α粒子等の放射線によつて生成された電子
による電位降下をノード間の電位差よりも小さく
すればよいことが知られており、メモリセルの内
部ノードの容量を増大する手段として、従来
FETQ１，Ｑ２のサイズを大きくして、
MESFETのゲート・ソース間に形成される空乏
層容量を増す方法がとられている。
うに構成されているので、フリツプフロツプ型の
メモリセルにおいて、高電位側の内部ノードにα
粒子等の放射線が入射すると、生成された電子の
ためにそれまで高電位に保持されていたノードの
電位が低下し、該ノード電位が低電位側のノード
電位よりも低下した場合にはフリツプフロツプが
反転してメモリセルの記憶情報を破壊する、いわ
ゆるソフトエラーを生じる。このソフトエラーを
防止するためには、高電位側のノードの容量を増
大し、α粒子等の放射線によつて生成された電子
による電位降下をノード間の電位差よりも小さく
すればよいことが知られており、メモリセルの内
部ノードの容量を増大する手段として、従来
FETQ１，Ｑ２のサイズを大きくして、
MESFETのゲート・ソース間に形成される空乏
層容量を増す方法がとられている。
しかしながら、FETQ１，Ｑ２のサイズを大き
くすると、これらのFETのドレイン・ソース間
を流れるリーク電流が増大し、メモリセルの内部
ノードの高レベル電位が低下し、メモリセルの安
定性が悪くなるという欠点があつた。更に、この
内部ノードの高レベル電位の低下を防ぐためには
メモリセルの保持電流を増大させることが必要と
なり、消費電流が増加するという欠点もあつた。
くすると、これらのFETのドレイン・ソース間
を流れるリーク電流が増大し、メモリセルの内部
ノードの高レベル電位が低下し、メモリセルの安
定性が悪くなるという欠点があつた。更に、この
内部ノードの高レベル電位の低下を防ぐためには
メモリセルの保持電流を増大させることが必要と
なり、消費電流が増加するという欠点もあつた。
本発明は、上記のような問題点を解決するため
になされたもので、メモリセル内部のハイレベル
とローレベルの電位差を所定量確保してメモリセ
ルの十分な安定性を得ることができ、また消費電
流の増加を招くことなく、メモリセルの内部ノー
ドの容量を増大させて、α粒子等の放射線による
ソフトエラーを防止できるガリウム砒素半導体集
積回路を得ることを目的とする。
になされたもので、メモリセル内部のハイレベル
とローレベルの電位差を所定量確保してメモリセ
ルの十分な安定性を得ることができ、また消費電
流の増加を招くことなく、メモリセルの内部ノー
ドの容量を増大させて、α粒子等の放射線による
ソフトエラーを防止できるガリウム砒素半導体集
積回路を得ることを目的とする。
〔問題点を解決するための手段〕
本発明に係るガリウム砒素スタテイツクメモリ
セルは、メモルセルを構成するフリツプフロツプ
回路の内部ノードと接地との間に、該内部ノード
側から接地側に向かつて順方向となるようシヨツ
トキダイオードを接続したものである。
セルは、メモルセルを構成するフリツプフロツプ
回路の内部ノードと接地との間に、該内部ノード
側から接地側に向かつて順方向となるようシヨツ
トキダイオードを接続したものである。
この発明においては、メモリセルを構成するフ
リツプフロツプ回路の内部ノードと接地との間
に、該内部ノード側から接地側に向かつて順方向
となるようシヨツトキダイオードを接続したか
ら、上記ダイオードの接合容量によつてメモルセ
ルの高電位側ノードの容量を増大できるだけでな
く、上記シヨツトキダイオードの順方向電圧によ
り該ノードの電位を所定の電位にクランプして、
トランジスタのリーク電流による高レベル電位の
低下を防止することができる。この結果上記ノー
ド容量の増大によるソフトエラーを抑制できると
ともに、上記高電位側ノードの電位のクランプに
よりメモリセルの安定性を確保できる。
リツプフロツプ回路の内部ノードと接地との間
に、該内部ノード側から接地側に向かつて順方向
となるようシヨツトキダイオードを接続したか
ら、上記ダイオードの接合容量によつてメモルセ
ルの高電位側ノードの容量を増大できるだけでな
く、上記シヨツトキダイオードの順方向電圧によ
り該ノードの電位を所定の電位にクランプして、
トランジスタのリーク電流による高レベル電位の
低下を防止することができる。この結果上記ノー
ド容量の増大によるソフトエラーを抑制できると
ともに、上記高電位側ノードの電位のクランプに
よりメモリセルの安定性を確保できる。
以下、本発明の実施例を第１図について説明す
る。図において、Ｑ１〜Ｑ４はエンハンスメント
型MESFET、Ｌ１，Ｌ２はデプレツシヨン型
MESFET或いは抵抗等で構成される負荷素子、
Ｎ１，Ｎ２はメモリセルを形成するフリツプフロ
ツプの内部ノード、VDDは電源線、GNDは接地線
である。また、Ｄ１，Ｄ２は、内部ノードＮ１，
Ｎ２とGND間に挿入され、それぞれアノードが
内部ノードＮ１，Ｎ２に接続され、カソードが
GNDに接続されたシヨツトキダイオードである。
る。図において、Ｑ１〜Ｑ４はエンハンスメント
型MESFET、Ｌ１，Ｌ２はデプレツシヨン型
MESFET或いは抵抗等で構成される負荷素子、
Ｎ１，Ｎ２はメモリセルを形成するフリツプフロ
ツプの内部ノード、VDDは電源線、GNDは接地線
である。また、Ｄ１，Ｄ２は、内部ノードＮ１，
Ｎ２とGND間に挿入され、それぞれアノードが
内部ノードＮ１，Ｎ２に接続され、カソードが
GNDに接続されたシヨツトキダイオードである。
次に作用効果について説明する。例として、ノ
ードＮ１が高電位、Ｎ２が低電位に保持されてい
るとする。
ードＮ１が高電位、Ｎ２が低電位に保持されてい
るとする。
このとき、ダイオードＤ１のアノードはノード
Ｎ２と接続されているために低電位、ダイオード
Ｄ２のアノードはノードＮ１と接続されているた
めに高電位となる。シヨツトキダイオードの容量
は、シヨツトキバリア高さをΦB、アノード・カ
ソード間の電位差をＶとすると に逆比例するため、ダイオードＤ２の容量がダイ
オードＤ１の容量よりも大きくなり、従つて高電
位側のノードＮ１に付加される容量が低電位側の
ノードＮ２に付加される容量よりも大きくなる。
この結果、高電位側のノードＮ１の容量が増大
し、α粒子等の放射線によつて生成された電子に
よる電位降下を低減し、ソフトエラーを防止する
ことができる。このとき、上記高電位側のノード
n1が上記ダイオードの順方向電圧によつてより所
定値にクランプされることとなり、メモリセルの
安定性を確保できる。またノードの容量増大のた
めにFETQ１，Ｑ２のサイズを大きくする必要も
ないため、負荷素子Ｌ１，Ｌ２を介して流れるメ
モリセルの保持電流を増加させる必要がなく、消
費電流を小さく抑えることができる。
Ｎ２と接続されているために低電位、ダイオード
Ｄ２のアノードはノードＮ１と接続されているた
めに高電位となる。シヨツトキダイオードの容量
は、シヨツトキバリア高さをΦB、アノード・カ
ソード間の電位差をＶとすると に逆比例するため、ダイオードＤ２の容量がダイ
オードＤ１の容量よりも大きくなり、従つて高電
位側のノードＮ１に付加される容量が低電位側の
ノードＮ２に付加される容量よりも大きくなる。
この結果、高電位側のノードＮ１の容量が増大
し、α粒子等の放射線によつて生成された電子に
よる電位降下を低減し、ソフトエラーを防止する
ことができる。このとき、上記高電位側のノード
n1が上記ダイオードの順方向電圧によつてより所
定値にクランプされることとなり、メモリセルの
安定性を確保できる。またノードの容量増大のた
めにFETQ１，Ｑ２のサイズを大きくする必要も
ないため、負荷素子Ｌ１，Ｌ２を介して流れるメ
モリセルの保持電流を増加させる必要がなく、消
費電流を小さく抑えることができる。
なお、シヨツトキダイオードＤ１，Ｄ２の形成
方法については、FETと別プロセスで形成して
もよいが、アノードをFETのゲート電極と同一
の金属材料を用いて同時に形成してもよい。この
場合には、プロセス工程を増加させる必要がな
い。
方法については、FETと別プロセスで形成して
もよいが、アノードをFETのゲート電極と同一
の金属材料を用いて同時に形成してもよい。この
場合には、プロセス工程を増加させる必要がな
い。
以上のように、本発明にかかるガリウム砒素半
導体集積回路によれば、ガリウム砒素スタテイツ
クメモリセルを構成するフリツプフロツプの内部
ノードとGND間に、該内部ノード側から接地側
に向かつて順方向となるようシヨツトキダイオー
ドを接続したので、FETのリーク電流による内
部ノードの低下及びこれを補償するための保持電
流の増加を招くことなく内部ノードの容量を増大
することができ、また高電位側ノードの読み出し
電位をシヨツトキダイオードの順方向電圧により
所定にクランプすることができる。この結果上記
容量増大によりα粒子などの放射線によるメモリ
のソフトエラーを防止できるとともに、高電位側
ノードの電位のクランプによりメモリセルの安定
性を確保することができる効果がある。
導体集積回路によれば、ガリウム砒素スタテイツ
クメモリセルを構成するフリツプフロツプの内部
ノードとGND間に、該内部ノード側から接地側
に向かつて順方向となるようシヨツトキダイオー
ドを接続したので、FETのリーク電流による内
部ノードの低下及びこれを補償するための保持電
流の増加を招くことなく内部ノードの容量を増大
することができ、また高電位側ノードの読み出し
電位をシヨツトキダイオードの順方向電圧により
所定にクランプすることができる。この結果上記
容量増大によりα粒子などの放射線によるメモリ
のソフトエラーを防止できるとともに、高電位側
ノードの電位のクランプによりメモリセルの安定
性を確保することができる効果がある。
第１図は本発明の一実施例によるガリウム砒素
スタテイツクメモリセルの回路図、第２図は従来
のガリウム砒素スタテイツクメモリセルの回路図
である。 Ｑ１〜Ｑ４……エンハンスメント型MESFET、
Ｌ１，Ｌ２……負荷素子、Ｎ１，Ｎ２……内部ノ
ード、Ｄ１，Ｄ２……シヨツトキダイオード。な
お図中同一符号は同一又は相当部分を示す。
スタテイツクメモリセルの回路図、第２図は従来
のガリウム砒素スタテイツクメモリセルの回路図
である。 Ｑ１〜Ｑ４……エンハンスメント型MESFET、
Ｌ１，Ｌ２……負荷素子、Ｎ１，Ｎ２……内部ノ
ード、Ｄ１，Ｄ２……シヨツトキダイオード。な
お図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ガリウム砒素基板上に、各々エンハンスメン
ト型MESFET及び負荷素子から成る２個のイン
バータの出力を互いのゲート電極に交差結合させ
てフリツプフロツプ回路を形成し、一方のインバ
ータ出力をトランスフアゲートを介してビツト線
に、他方のインバータ出力を他のトランスフアゲ
ートを介して反転ビツト線に接続してなるスタテ
イツク型メモリセルにおいて、 上記各インバータの出力とグランドとの間にそ
れぞれ、インバータの出力からグランドに向かつ
て順方向となるよう接続した２個のシヨツトキダ
イオードを備えたことを特徴とするガリウム砒素
半導体集積回路。 ２ 上記MESFETのゲート電極とシヨツトキダ
イオードのアノード電極とは同一金属からなり、
同時に形成したものであることを特徴とする特許
請求の範囲第１項記載のガリウム砒素半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120275A JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120275A JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285797A JPS63285797A (ja) | 1988-11-22 |
| JPH0461439B2 true JPH0461439B2 (ja) | 1992-09-30 |
Family
ID=14782201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120275A Granted JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102258127B1 (ko) * | 2020-12-03 | 2021-05-28 | (주)플루이드서브 | 압축공기 파일럿 제어밸브가 구비된 스프레이 밸브 |
-
1987
- 1987-05-19 JP JP62120275A patent/JPS63285797A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102258127B1 (ko) * | 2020-12-03 | 2021-05-28 | (주)플루이드서브 | 압축공기 파일럿 제어밸브가 구비된 스프레이 밸브 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285797A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |