JPH0459717B2 - - Google Patents
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- JPH0459717B2 JPH0459717B2 JP1051898A JP5189889A JPH0459717B2 JP H0459717 B2 JPH0459717 B2 JP H0459717B2 JP 1051898 A JP1051898 A JP 1051898A JP 5189889 A JP5189889 A JP 5189889A JP H0459717 B2 JPH0459717 B2 JP H0459717B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウム砒素半導体記憶装置に関
し、特にそのメモリセルの構造に関するものであ
る。
し、特にそのメモリセルの構造に関するものであ
る。
第３図は、例えば1981年IEDM（International
Electron Device Meeting）予稿集83ページ記載
の従来のガリウム砒素半導体記憶装置におけるメ
モリセルの回路構成を示す図である。この図にお
いて、１及び２はノーマリオン型金属−半導体電
果効果トランジスタ（以下、金属−半導体電果効
果トランジスタをMESFETと略記する）、３ない
し６はノーマリオフ型MESFETである。
Electron Device Meeting）予稿集83ページ記載
の従来のガリウム砒素半導体記憶装置におけるメ
モリセルの回路構成を示す図である。この図にお
いて、１及び２はノーマリオン型金属−半導体電
果効果トランジスタ（以下、金属−半導体電果効
果トランジスタをMESFETと略記する）、３ない
し６はノーマリオフ型MESFETである。
ノーマリオン型MESFETとノーマリオフ型
MESFET３は、ノーマリオン型MESFET１を負
荷、ノーマリオフ型MESFET３をドライバとし、
入力をノード９、出力をノード８とする第１の
Ｅ／Ｄインバータ回路を構成し、ノーマリオン型
MESFET１はドレインが電源ノード７に接続さ
れ、ゲート及びソースが共通でノーマリオフ型
MESFET３のドレインに接続される。ノーマリ
オフ型MESFET３はゲートが入力ノード９に、
ソースが接地電位にそれぞれ接続される。また同
様に、ノーマリオン型MESFET２とノーマリオ
フ型MESFET４は、ノーマリオン型MESFET２
を負荷、ノーマリオフ型MESFET４をドライバ
とし、入力をノード８、出力をノード９とする第
２のＥ／Ｄインバータ回路を構成し、ノーマリオ
ン型MESFET２はドレインが電源ノード７に接
続され、ゲート及びソースが共通でノーマリオフ
型MESFET４のドレインに接続される。ノーマ
リオフ型MESFET４はゲートが入力ノード８に、
ソースが接地電位にそれぞれ接続される。さら
に、上記第１及び第２のＥ／Ｄインバータ回路は
それぞれの入力と出力を交差接続される。ノード
８及びノード９はデータの蓄えられるストレージ
ノードとなる。
MESFET３は、ノーマリオン型MESFET１を負
荷、ノーマリオフ型MESFET３をドライバとし、
入力をノード９、出力をノード８とする第１の
Ｅ／Ｄインバータ回路を構成し、ノーマリオン型
MESFET１はドレインが電源ノード７に接続さ
れ、ゲート及びソースが共通でノーマリオフ型
MESFET３のドレインに接続される。ノーマリ
オフ型MESFET３はゲートが入力ノード９に、
ソースが接地電位にそれぞれ接続される。また同
様に、ノーマリオン型MESFET２とノーマリオ
フ型MESFET４は、ノーマリオン型MESFET２
を負荷、ノーマリオフ型MESFET４をドライバ
とし、入力をノード８、出力をノード９とする第
２のＥ／Ｄインバータ回路を構成し、ノーマリオ
ン型MESFET２はドレインが電源ノード７に接
続され、ゲート及びソースが共通でノーマリオフ
型MESFET４のドレインに接続される。ノーマ
リオフ型MESFET４はゲートが入力ノード８に、
ソースが接地電位にそれぞれ接続される。さら
に、上記第１及び第２のＥ／Ｄインバータ回路は
それぞれの入力と出力を交差接続される。ノード
８及びノード９はデータの蓄えられるストレージ
ノードとなる。
また、ノーマリオフ型MESFET５はトランス
フアゲートであり、ストレージノード８とビツト
線１０の間に接続され、ゲートはワード線１２と
なる。同様に、ノーマリオフ型MESFET６もト
ランスフアゲートであり、ストレージノード９と
ビツト線１１の間に接続され、ゲートはワード線
１２となる。
フアゲートであり、ストレージノード８とビツト
線１０の間に接続され、ゲートはワード線１２と
なる。同様に、ノーマリオフ型MESFET６もト
ランスフアゲートであり、ストレージノード９と
ビツト線１１の間に接続され、ゲートはワード線
１２となる。
次に動作について説明する。メモリセルが非選
択状態のとき、ワード線１２はLowレベルとな
り、トランスフアゲート５，６は共に非導通状態
となるため、メモリセルはビツト線１０，１１か
ら切り離される。このとき、以下のような機構に
よつてメモリセルにはHigh、Low1対のデータが
保持される。
択状態のとき、ワード線１２はLowレベルとな
り、トランスフアゲート５，６は共に非導通状態
となるため、メモリセルはビツト線１０，１１か
ら切り離される。このとき、以下のような機構に
よつてメモリセルにはHigh、Low1対のデータが
保持される。
まず、第４図に上記第１あるいは第２のＥ／Ｄ
インバータの伝達特性を示す。図中、実線１８は
上記インバータの伝達特性であり、破線１９は実
線１８をｙ＝ｘに関して対称に折り返した曲線で
ある。入力がLowレベルのとき、ドライバFET
が非導通状態となるため、出力は負荷FETによ
つてHighレベルに引き上げられる。ここで仮に
電源７の電位を1.5Vとすると、出力のHighレベ
ルは1.5Vまで引き上げられようとするが、実際
には出力がもう一方のインバータのゲートに入力
するため、ドライバFETのゲート・ソース間に
形成される寄生シヨツトキダイオードの存在によ
つてシヨツトキバリア高さφB程度でクランプさ
れ、通常この値は0.6V程度となる。次にインバ
ータへの入力レベルが上昇してドライバFETの
しきい値電圧を越えると、ドライバFETは導通
し、通常ドライバFETの電流駆動能力は負荷
FETの電流駆動能力よりも数倍以上大きく設定
されるため、出力レベルは急速にLowレベルに
低下する。入力レベルがさらに上昇すると、今度
はドライバFETのゲート・ドレイン間に形成さ
れる寄生シヨツトキダイオードの存在によつて出
力レベルが徐々に引き上げられる。このようにし
て、メモリセルの非選択時における上記第１ある
いは第２のＥ／Ｄインバータの伝達特性は第４図
の実線１８のようになる。
インバータの伝達特性を示す。図中、実線１８は
上記インバータの伝達特性であり、破線１９は実
線１８をｙ＝ｘに関して対称に折り返した曲線で
ある。入力がLowレベルのとき、ドライバFET
が非導通状態となるため、出力は負荷FETによ
つてHighレベルに引き上げられる。ここで仮に
電源７の電位を1.5Vとすると、出力のHighレベ
ルは1.5Vまで引き上げられようとするが、実際
には出力がもう一方のインバータのゲートに入力
するため、ドライバFETのゲート・ソース間に
形成される寄生シヨツトキダイオードの存在によ
つてシヨツトキバリア高さφB程度でクランプさ
れ、通常この値は0.6V程度となる。次にインバ
ータへの入力レベルが上昇してドライバFETの
しきい値電圧を越えると、ドライバFETは導通
し、通常ドライバFETの電流駆動能力は負荷
FETの電流駆動能力よりも数倍以上大きく設定
されるため、出力レベルは急速にLowレベルに
低下する。入力レベルがさらに上昇すると、今度
はドライバFETのゲート・ドレイン間に形成さ
れる寄生シヨツトキダイオードの存在によつて出
力レベルが徐々に引き上げられる。このようにし
て、メモリセルの非選択時における上記第１ある
いは第２のＥ／Ｄインバータの伝達特性は第４図
の実線１８のようになる。
さらに、上記第１及び第２のＥ／Ｄインバータ
は入力と出力が互いに交差接続されるため、非選
択状態におけるストレージノード８，９の電位
は、実線１８と破線１９の交点（安定点）Ａ，Ｂ
で決定される。すなわち、ストレージノード８，
９にはHigh、Low1対のデータが保持される。
は入力と出力が互いに交差接続されるため、非選
択状態におけるストレージノード８，９の電位
は、実線１８と破線１９の交点（安定点）Ａ，Ｂ
で決定される。すなわち、ストレージノード８，
９にはHigh、Low1対のデータが保持される。
次に、メモリセルが選択状態になると、読出し
時においてはワード線１２がHighレベルとなり、
トランスフアゲート５，６が導通して保持されて
いたデータがビツト線１０，１１に読出される。
ビツト線に読出されたデータは、さらに後段の回
路で増幅され外部へ出力される。
時においてはワード線１２がHighレベルとなり、
トランスフアゲート５，６が導通して保持されて
いたデータがビツト線１０，１１に読出される。
ビツト線に読出されたデータは、さらに後段の回
路で増幅され外部へ出力される。
また、メモリセルへのデータの書込みは、ワー
ド線１２をHighレベルとしてメモリセルを選択
状態にして、さらにビツト線１０，１１を書込み
回路により強く一方をHighレベル、他方をLow
レベルとすることによつて、ビツト線のデータを
メモリセルのストレージノードへ書込む。
ド線１２をHighレベルとしてメモリセルを選択
状態にして、さらにビツト線１０，１１を書込み
回路により強く一方をHighレベル、他方をLow
レベルとすることによつて、ビツト線のデータを
メモリセルのストレージノードへ書込む。
一般にMESFETはガリウム砒素半導体基板上
に不純物を混入した活性領域を有するが、この活
性領域が高電位になつている場合、α線の入射に
よつて基板内に生成された電子は、この高電位の
活性領域へ収集される。従つて、メモリセルの
High側のストレージノードの活性層にα線が入
射すると電子が収集され、このノードの電位が低
下する。この低下量は通常0.6Vを上回る値とな
り、従つてHigh側のストレージノードへのα線
の入射によつて、High側のストレージノードの
電位がLow側のストレージノードの電位よりも
低下してデータの反転が起こる。これは次の書込
みまで回復不可能なものとなる。
に不純物を混入した活性領域を有するが、この活
性領域が高電位になつている場合、α線の入射に
よつて基板内に生成された電子は、この高電位の
活性領域へ収集される。従つて、メモリセルの
High側のストレージノードの活性層にα線が入
射すると電子が収集され、このノードの電位が低
下する。この低下量は通常0.6Vを上回る値とな
り、従つてHigh側のストレージノードへのα線
の入射によつて、High側のストレージノードの
電位がLow側のストレージノードの電位よりも
低下してデータの反転が起こる。これは次の書込
みまで回復不可能なものとなる。
α線の入射に対してメモリセルの耐性を高め、
データの反転する確率を低減するためには、第５
図に示すように、ストレージノード８，９と
GNDとの間にシヨツトキダイオード１４，１３
を順方向に挿入することにより、ストレージノー
ド８，９の容量を高める方法が考えられる。すな
わち、ストレージノードの容量を高めることによ
つて同じ電荷収集量に対する電位の変化量が低減
されソフトエラー率が低減される。しかし、この
方法では次のような問題点がある。仮に第５図に
おいてノード８にHighレベル、ノード９にLow
レベルのデータが保持されているとすると、
High側のストレージノード８とGNDとの間に
は、ドライバFET４のゲート・ソース間のシヨ
ツトキダイオードの他に、付加したシヨツトキダ
イオード１４が並列に接続されることになり、ノ
ード８に対するシヨツトキダイオードのシヨツト
キ電流が増加してノード８の電位が低下する。特
にメモリセルにおいては、低消費電力化のために
負荷のノーマリオン型MESFET１，２の電流供
給能力を極力低減しているため、ノード８と
GNDとの間に接続されるシヨツトキダイオード
の実質的な面積の増加によるノード８の電位の低
下が著しい。High側のノード８の電位が低下す
るとメモリセルに保持されるデータの電圧振幅が
低下するため、ダイオードの付加によるソフトエ
ラー率低減の効果があがらないだけでなく、ノイ
ズマージンも低下してしまう。
データの反転する確率を低減するためには、第５
図に示すように、ストレージノード８，９と
GNDとの間にシヨツトキダイオード１４，１３
を順方向に挿入することにより、ストレージノー
ド８，９の容量を高める方法が考えられる。すな
わち、ストレージノードの容量を高めることによ
つて同じ電荷収集量に対する電位の変化量が低減
されソフトエラー率が低減される。しかし、この
方法では次のような問題点がある。仮に第５図に
おいてノード８にHighレベル、ノード９にLow
レベルのデータが保持されているとすると、
High側のストレージノード８とGNDとの間に
は、ドライバFET４のゲート・ソース間のシヨ
ツトキダイオードの他に、付加したシヨツトキダ
イオード１４が並列に接続されることになり、ノ
ード８に対するシヨツトキダイオードのシヨツト
キ電流が増加してノード８の電位が低下する。特
にメモリセルにおいては、低消費電力化のために
負荷のノーマリオン型MESFET１，２の電流供
給能力を極力低減しているため、ノード８と
GNDとの間に接続されるシヨツトキダイオード
の実質的な面積の増加によるノード８の電位の低
下が著しい。High側のノード８の電位が低下す
るとメモリセルに保持されるデータの電圧振幅が
低下するため、ダイオードの付加によるソフトエ
ラー率低減の効果があがらないだけでなく、ノイ
ズマージンも低下してしまう。
従来のガリウム砒素半導体記憶装置におけるメ
モリセルは以上のような構成を有しているので、
メモリセルに保持されるデータのHighレベルが、
ドライバFET３あるいは４のゲート・ソース間
のシヨツトキバリア高さで制限され0.6V程度と
なつてしまい、このため、メモリセルが保持する
データの電圧振幅が小さく、α線の入射によるソ
フトエラーを起こし易いという問題があつた。ま
た、第５図のような容量付加を行つてこのα線に
よるソフトエラーの低減を図つたとしても、デー
タの電圧振幅が低下して効果があがらないだけで
なくノイズマージンが低下するという問題があつ
た。
モリセルは以上のような構成を有しているので、
メモリセルに保持されるデータのHighレベルが、
ドライバFET３あるいは４のゲート・ソース間
のシヨツトキバリア高さで制限され0.6V程度と
なつてしまい、このため、メモリセルが保持する
データの電圧振幅が小さく、α線の入射によるソ
フトエラーを起こし易いという問題があつた。ま
た、第５図のような容量付加を行つてこのα線に
よるソフトエラーの低減を図つたとしても、デー
タの電圧振幅が低下して効果があがらないだけで
なくノイズマージンが低下するという問題があつ
た。
この発明は、上記のような問題点を解決するた
めになされたもので、ストレージノードの容量付
加に用いるシヨツトキダイオードの基板上での面
積を小さく抑えることができ、しかもこのストレ
ージノードの容量増大を該ノードの電位振幅の低
下を小さく抑えつつ行うことができ、これにより
上記容量増大によるソフトエラー低減効果が相殺
されたり、ノイズマージンが低下したりするのを
防止することができるガリウム砒素半導体記憶装
置を得ることを目的とする。
めになされたもので、ストレージノードの容量付
加に用いるシヨツトキダイオードの基板上での面
積を小さく抑えることができ、しかもこのストレ
ージノードの容量増大を該ノードの電位振幅の低
下を小さく抑えつつ行うことができ、これにより
上記容量増大によるソフトエラー低減効果が相殺
されたり、ノイズマージンが低下したりするのを
防止することができるガリウム砒素半導体記憶装
置を得ることを目的とする。
本発明に係るガリウム砒素半導体記憶装置は、
シヨツトキダイオードをメモリセルのストレージ
ノードに順方向に接続して容量を付加するととも
に、該付加したシヨツトキダイオードのカソード
電位を、メモリトランジスタが接続された低電位
側電源より高い電位としたものである。
シヨツトキダイオードをメモリセルのストレージ
ノードに順方向に接続して容量を付加するととも
に、該付加したシヨツトキダイオードのカソード
電位を、メモリトランジスタが接続された低電位
側電源より高い電位としたものである。
この発明においては、ストレージノードにシヨ
ツトキダイオードを順方向に接続して容量を付加
したから、ダイオードの接続によるストレージノ
ードの容量増大量が逆方向接続によるものと比べ
て大きくなり、ソフトエラー低減に用いるシヨツ
トキダイオードが基板上で占める面積を小さくす
ることができる。また上記シヨツトキダイオード
のカソードをメモリトランジスタの低電位電源よ
り高い電位に固定しているため、上記ストレージ
ノードの電位振幅を低下させるダイオードの順方
向電流が低減することとなり、これによりストレ
ージノードの電位振幅の低下を抑えて、該電位振
幅の低下により上記ソフトエラー低減効果が相殺
されたり、ノイズマージンが低下したりするのを
回避することができる。
ツトキダイオードを順方向に接続して容量を付加
したから、ダイオードの接続によるストレージノ
ードの容量増大量が逆方向接続によるものと比べ
て大きくなり、ソフトエラー低減に用いるシヨツ
トキダイオードが基板上で占める面積を小さくす
ることができる。また上記シヨツトキダイオード
のカソードをメモリトランジスタの低電位電源よ
り高い電位に固定しているため、上記ストレージ
ノードの電位振幅を低下させるダイオードの順方
向電流が低減することとなり、これによりストレ
ージノードの電位振幅の低下を抑えて、該電位振
幅の低下により上記ソフトエラー低減効果が相殺
されたり、ノイズマージンが低下したりするのを
回避することができる。
以下、この発明の一実施例を図について説明す
る。第１図において、１及び２はノーマリオン型
MESFET、３ないし６はノーマリオフ型
MESFET、１３及び１４はシヨツトキダイオー
ドである。
る。第１図において、１及び２はノーマリオン型
MESFET、３ないし６はノーマリオフ型
MESFET、１３及び１４はシヨツトキダイオー
ドである。
ノーマリオン型MESFET１とノーマリオフ型
MESFET３は、ノーマリオン型MESFET１を負
荷、ノーマリオフ型MESFET３をドライバとし、
入力をノード９、出力をノード８とする第１の
Ｅ／Ｄインバータ回路を構成し、ノーマリオン型
MESFET１はドレインが電源ノード７に接続さ
れ、ゲート及びソースが共通でノーマリオフ型
MESFET３のドレインに接続される。また、ノ
ーマリオフ型MESFET３はゲートが入力ノード
９に、ソースが接地電位にそれぞれ接続される。
また同様に、ノーマリオン型MESFET２とノー
マリオフ型MESFET４は、ノーマリオン型
MESFET２を負荷、ノーマリオフ型MESFET４
をドライバとし、入力をノード８、出力をノード
９とする第２のＥ／Ｄインバータ回路を構成し、
ノーマリオン型MESFET２はドレインが電源ノ
ード７に接続され、ゲート及びソースが共通でノ
ーマリオフ型MESFET４のドレインに接続され
る。また、ノーマリオフ型MESFET４はゲート
が入力ノード８に、ソースが接地電位にそれぞれ
接続される。さらに、上記第１及び第２のＥ／Ｄ
インバータ回路はそれぞれの入力と出力を交差接
続される。ノード８及びノード９はデータの蓄え
られるストレージノードとなる。
MESFET３は、ノーマリオン型MESFET１を負
荷、ノーマリオフ型MESFET３をドライバとし、
入力をノード９、出力をノード８とする第１の
Ｅ／Ｄインバータ回路を構成し、ノーマリオン型
MESFET１はドレインが電源ノード７に接続さ
れ、ゲート及びソースが共通でノーマリオフ型
MESFET３のドレインに接続される。また、ノ
ーマリオフ型MESFET３はゲートが入力ノード
９に、ソースが接地電位にそれぞれ接続される。
また同様に、ノーマリオン型MESFET２とノー
マリオフ型MESFET４は、ノーマリオン型
MESFET２を負荷、ノーマリオフ型MESFET４
をドライバとし、入力をノード８、出力をノード
９とする第２のＥ／Ｄインバータ回路を構成し、
ノーマリオン型MESFET２はドレインが電源ノ
ード７に接続され、ゲート及びソースが共通でノ
ーマリオフ型MESFET４のドレインに接続され
る。また、ノーマリオフ型MESFET４はゲート
が入力ノード８に、ソースが接地電位にそれぞれ
接続される。さらに、上記第１及び第２のＥ／Ｄ
インバータ回路はそれぞれの入力と出力を交差接
続される。ノード８及びノード９はデータの蓄え
られるストレージノードとなる。
また、ノーマリオフ型MESFET５はトランス
フアゲートであり、ストレージノード８とビツト
線１０の間に接続され、ゲートはワード線１２と
なる。同様に、ノーマリオフ型MESFET６もト
ランスフアゲートであり、ストレージノード９と
ビツト線１１の間に接続され、ゲートはワード線
１２となる。
フアゲートであり、ストレージノード８とビツト
線１０の間に接続され、ゲートはワード線１２と
なる。同様に、ノーマリオフ型MESFET６もト
ランスフアゲートであり、ストレージノード９と
ビツト線１１の間に接続され、ゲートはワード線
１２となる。
さらに、シヨツトキダイオード１３はノード９
をアノードとし、カソードが電源１５に接続され
る。同様に、シヨツトキダイオード１４はノード
８をアノードとし、カソードが電源１５に接続さ
れる。
をアノードとし、カソードが電源１５に接続され
る。同様に、シヨツトキダイオード１４はノード
８をアノードとし、カソードが電源１５に接続さ
れる。
次に動作について説明する。メモリセルが非選
択状態のとき、ワード線１２はLowレベルとな
り、トランスフアゲート５，６は共に非導通状態
となるため、メモリセルのストレージノードはビ
ツト線１０，１１から切り離される。このとき、
メモリセルのストレージノードには、従来例の場
合と同様の原理でHigh、Low1対のデータが保持
される。従来例においてはシヨツトキダイオード
１３及び１４の付加によりこれらを流れる電流に
よつて内部ノードのHighレベルの低下が起こつ
ていたが、本実施例ではシヨツトキダイオード１
３，１４のカソードが接続される電源１５を接地
電位から切り離してあるため、電源１５の電位を
高めることにより内部ノードのHighレベルの低
下を防止することができる。すなわち、通常シヨ
ツトキダイオードは、シヨツトキバリア程度のバ
イアス条件においては、バイアス電圧に対し指数
関数的に電流が増大するため電流の増加率が大き
く、従つて電源１５の電位を高めることにより、
シヨツトキダイオード１３あるいは１４を流れる
電流は急速に小さくなる。仮にノード８がHigh
レベルとなつているとすると、シヨツトキ電流
は、ノード８からドライバFET４のゲート・ソ
ースを経てGNDへ流れる経路と、シヨツトキダ
イオード１４を通じて電源１５へ流れる経路の２
つを通つて流れるが、電源１５の電位を高めるこ
とにより、シヨツトキダイオード１４を流れる電
流をドライバFETのゲート・ソースを経て流れ
る電流以下に抑えれば、シヨツトキダイオード１
４の付加によるノード８の電位の低下を小さく抑
えることができる。ただし、シヨツトキダイオー
ドの付加による容量は、アノード・カソード間の
バイアス電圧が大きいほど大きいため、振幅と容
量の両面から電源１５の電位の最適値を選ぶ必要
がある。
択状態のとき、ワード線１２はLowレベルとな
り、トランスフアゲート５，６は共に非導通状態
となるため、メモリセルのストレージノードはビ
ツト線１０，１１から切り離される。このとき、
メモリセルのストレージノードには、従来例の場
合と同様の原理でHigh、Low1対のデータが保持
される。従来例においてはシヨツトキダイオード
１３及び１４の付加によりこれらを流れる電流に
よつて内部ノードのHighレベルの低下が起こつ
ていたが、本実施例ではシヨツトキダイオード１
３，１４のカソードが接続される電源１５を接地
電位から切り離してあるため、電源１５の電位を
高めることにより内部ノードのHighレベルの低
下を防止することができる。すなわち、通常シヨ
ツトキダイオードは、シヨツトキバリア程度のバ
イアス条件においては、バイアス電圧に対し指数
関数的に電流が増大するため電流の増加率が大き
く、従つて電源１５の電位を高めることにより、
シヨツトキダイオード１３あるいは１４を流れる
電流は急速に小さくなる。仮にノード８がHigh
レベルとなつているとすると、シヨツトキ電流
は、ノード８からドライバFET４のゲート・ソ
ースを経てGNDへ流れる経路と、シヨツトキダ
イオード１４を通じて電源１５へ流れる経路の２
つを通つて流れるが、電源１５の電位を高めるこ
とにより、シヨツトキダイオード１４を流れる電
流をドライバFETのゲート・ソースを経て流れ
る電流以下に抑えれば、シヨツトキダイオード１
４の付加によるノード８の電位の低下を小さく抑
えることができる。ただし、シヨツトキダイオー
ドの付加による容量は、アノード・カソード間の
バイアス電圧が大きいほど大きいため、振幅と容
量の両面から電源１５の電位の最適値を選ぶ必要
がある。
このように本実施例では、メモリセルのストレ
ージノード８，９にシヨツトキダイオード１４，
１３を順方向に接続して容量を付加したので、ダ
イオードの付加によるストレージノードの容量増
大を逆方向接続によるものと比べてより大きなも
のとでき、ソフトエラー低減に用いるシヨツトキ
ダイオードが基板上で占める面積を小さくするこ
とができる。しかも上記付加したシヨツトキダイ
オードを接地電位より高い電源１５に接続してい
るので、上記ストレージノード８，９の電位振幅
を低下させるダイオード１４，１３の順方向電流
が低減することとなり、これによりストレージノ
ードの電位振幅の低下を小さく抑えて、該電位振
幅の低下によりソフトエラー低減効果が阻害され
たり、ノイズマージンが低下したりするのを回避
することができる。
ージノード８，９にシヨツトキダイオード１４，
１３を順方向に接続して容量を付加したので、ダ
イオードの付加によるストレージノードの容量増
大を逆方向接続によるものと比べてより大きなも
のとでき、ソフトエラー低減に用いるシヨツトキ
ダイオードが基板上で占める面積を小さくするこ
とができる。しかも上記付加したシヨツトキダイ
オードを接地電位より高い電源１５に接続してい
るので、上記ストレージノード８，９の電位振幅
を低下させるダイオード１４，１３の順方向電流
が低減することとなり、これによりストレージノ
ードの電位振幅の低下を小さく抑えて、該電位振
幅の低下によりソフトエラー低減効果が阻害され
たり、ノイズマージンが低下したりするのを回避
することができる。
なお、上記実施例では負荷素子としてゲート・
ソース共通のノーマリオン型MESFETを用いた
メモリセルについて説明したが、これは第２図に
示すような抵抗負荷型のメモリセルであつてもよ
く、上記実施例と同様の効果を奏する。
ソース共通のノーマリオン型MESFETを用いた
メモリセルについて説明したが、これは第２図に
示すような抵抗負荷型のメモリセルであつてもよ
く、上記実施例と同様の効果を奏する。
また、上記実施例ではメモリセルのドライバ
FETのソースが接地されている場合について説
明したが、この電位は接地電位以外のどのような
電位でもよく、上記実施例と同様の効果を奏す
る。
FETのソースが接地されている場合について説
明したが、この電位は接地電位以外のどのような
電位でもよく、上記実施例と同様の効果を奏す
る。
以上のようにこの発明に係るガリウム砒素半導
体記憶装置によれば、シヨツトキダイオードをメ
モリセルのストレージノードに順方向に接続して
容量を付加し、しかも上記シヨツトキダイオード
のカソード電位をメモリセル低電位側電源より高
い電位としたので、ダイオードの接続によるスト
レージノードの容量増大量が逆方向接続によるも
のと比べて大きくなり、ソフトエラー低減に用い
るシヨツトキダイオードが基板上で占める面積を
小さくすることができ、しかも上記カソード電位
の高電位化により、上記ストレージノードの電位
振幅を低下させるダイオードの順方向電流が低減
することとなり、これによりストレージノードの
電位振幅の低下を抑えて、該電位振幅の低下によ
る上記ソフトエラー低減効果の阻害やノイズマー
ジンの低下を回避することができる効果がある。
体記憶装置によれば、シヨツトキダイオードをメ
モリセルのストレージノードに順方向に接続して
容量を付加し、しかも上記シヨツトキダイオード
のカソード電位をメモリセル低電位側電源より高
い電位としたので、ダイオードの接続によるスト
レージノードの容量増大量が逆方向接続によるも
のと比べて大きくなり、ソフトエラー低減に用い
るシヨツトキダイオードが基板上で占める面積を
小さくすることができ、しかも上記カソード電位
の高電位化により、上記ストレージノードの電位
振幅を低下させるダイオードの順方向電流が低減
することとなり、これによりストレージノードの
電位振幅の低下を抑えて、該電位振幅の低下によ
る上記ソフトエラー低減効果の阻害やノイズマー
ジンの低下を回避することができる効果がある。
第１図は本発明の一実施例によるガリウム砒素
半導体記憶装置のメモリセルを示す回路構成図、
第２図は本発明の他の実施例によるガリウム砒素
半導体記憶装置のメモリセルを示す回路構成図、
第３図は従来のガリウム砒素半導体記憶装置のメ
モリセルを示す回路構成図、第４図は従来のガリ
ウム砒素半導体記憶装置のメモリセルにおける
Ｅ／Ｄインバータの伝達特性を示す図、第５図は
従来のガリウム砒素半導体記憶装置のメモリセル
にシヨツトキダイオードによる容量付加を行つた
回路を示す構成図である。 図中、１，２はノーマリオン型MESFET、３
ないし６はノーマリオフ型MESFET、７，１５
は電源、８，９はストレージノード、１０，１１
はビツト線、１２はワード線、１３，１４はシヨ
ツトキダイオード、１６，１７は抵抗素子であ
る。 なお、図中、同一符号は同一、又は相当部分を
示す。
半導体記憶装置のメモリセルを示す回路構成図、
第２図は本発明の他の実施例によるガリウム砒素
半導体記憶装置のメモリセルを示す回路構成図、
第３図は従来のガリウム砒素半導体記憶装置のメ
モリセルを示す回路構成図、第４図は従来のガリ
ウム砒素半導体記憶装置のメモリセルにおける
Ｅ／Ｄインバータの伝達特性を示す図、第５図は
従来のガリウム砒素半導体記憶装置のメモリセル
にシヨツトキダイオードによる容量付加を行つた
回路を示す構成図である。 図中、１，２はノーマリオン型MESFET、３
ないし６はノーマリオフ型MESFET、７，１５
は電源、８，９はストレージノード、１０，１１
はビツト線、１２はワード線、１３，１４はシヨ
ツトキダイオード、１６，１７は抵抗素子であ
る。 なお、図中、同一符号は同一、又は相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ ガリウム砒素基板上に形成された、直列接続
の負荷素子及びMESFETからなる２つのインバ
ータ回路を高電位側及び低電位側電源間に並列に
接続し、上記各インバータ回路の入力及び出力を
交差接続して、該各接続点をストレージノードと
するフリツプフロツプ型のメモリセルを構成した
ガリウム砒素半導体記憶装置において、 シヨツトキダイオードを上記メモリセルの各ス
トレージノードにこれがアノードとなるよう順方
向に接続して該ノードに容量を付加し、 該各シヨツトキダイオードのカソードを上記低
電位側電源より電位の高い第３の電源に接続した
ことを特徴とするガリウム砒素半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051898A JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051898A JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232896A JPH02232896A (ja) | 1990-09-14 |
| JPH0459717B2 true JPH0459717B2 (ja) | 1992-09-24 |
Family
ID=12899697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051898A Granted JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232896A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-03-06 JP JP1051898A patent/JPH02232896A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232896A (ja) | 1990-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |