JPH01229496A - ガリウム砒素集積回路 - Google Patents
ガリウム砒素集積回路Info
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- JPH01229496A JPH01229496A JP63053658A JP5365888A JPH01229496A JP H01229496 A JPH01229496 A JP H01229496A JP 63053658 A JP63053658 A JP 63053658A JP 5365888 A JP5365888 A JP 5365888A JP H01229496 A JPH01229496 A JP H01229496A
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- Japan
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 17
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 2
- 230000002265 prevention Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウム砒素集積回路に関し、特にＭＥＳ
ＦＥＴを用いたスタティックＲＡＭに関するものである
。
ＦＥＴを用いたスタティックＲＡＭに関するものである
。
第１０図は例えば１９８２年ＧａＡｓ ＩＣシンポジウ
ム、テクニカルダイジェスト（ＧａＡｓ ＩＣＳｙ−ｍ
ｐｏｓｉｕ＋ｓ＋Ｔｅｃｈｎｉｃａｌ Ｉｌｉｇｅｓｔ
）ｐｐ、４のＦｉｇ、１に示された従来のガリウム砒素
記憶素子の構成を示したものである０図において、１．
３はノーマリオン型ＭＥＳＦＥＴ、２．４．５．６はノ
ーマリオフ型ＭＥＳＦＥＴである。ｖＤＤは正電源であ
る。Ｂ。
ム、テクニカルダイジェスト（ＧａＡｓ ＩＣＳｙ−ｍ
ｐｏｓｉｕ＋ｓ＋Ｔｅｃｈｎｉｃａｌ Ｉｌｉｇｅｓｔ
）ｐｐ、４のＦｉｇ、１に示された従来のガリウム砒素
記憶素子の構成を示したものである０図において、１．
３はノーマリオン型ＭＥＳＦＥＴ、２．４．５．６はノ
ーマリオフ型ＭＥＳＦＥＴである。ｖＤＤは正電源であ
る。Ｂ。
■はそれぞれビット線及びどｈｖＡである。ＷＬはワー
ド線であり、ＤＣＦＬ回路もしくはスーパーバッファ回
路で構成されているワード線駆動回路に接続されている
。
ド線であり、ＤＣＦＬ回路もしくはスーパーバッファ回
路で構成されているワード線駆動回路に接続されている
。
ノーマリオン型ＭＥＳＦＥＴＩとノーマリオフ型ＭＥＳ
ＦＥＴ２、及びノーマリオン型ＭＥＳＦＥＴ３とノーマ
リオフ型ＭＥＳＦＥ７４で構成された２個のＤＣＦＬイ
ンバータの出力を互いのゲ−トに接続することによりフ
リップフロップ回路が形成され、更にそれら２個のＤＣ
ＦＬインバータ出力をトランスファゲートとしてのノー
マリオフ型ＭＥＳＦＥ７５．６を介して左右のビット線
Ｂ及び−ヒ］７丁線百に接続することによって、６トラ
ンジスタからなるスタティック型メモリセルが構成され
ている。
ＦＥＴ２、及びノーマリオン型ＭＥＳＦＥＴ３とノーマ
リオフ型ＭＥＳＦＥ７４で構成された２個のＤＣＦＬイ
ンバータの出力を互いのゲ−トに接続することによりフ
リップフロップ回路が形成され、更にそれら２個のＤＣ
ＦＬインバータ出力をトランスファゲートとしてのノー
マリオフ型ＭＥＳＦＥ７５．６を介して左右のビット線
Ｂ及び−ヒ］７丁線百に接続することによって、６トラ
ンジスタからなるスタティック型メモリセルが構成され
ている。
このメモリセルは、ノーマリオフ型ＭＥＳＦＥＴ２及び
４のどちらがオン状態にあるかによって、“１゛及び“
０”の情報を記憶しているものである。
４のどちらがオン状態にあるかによって、“１゛及び“
０”の情報を記憶しているものである。
情報の読み出しは、ワード線ＷＬを高電位にしてトラン
スファゲート５．６を導通させ、メモリセルの記憶情報
をビット線対Ｂ及び百に伝えることによってなされる。
スファゲート５．６を導通させ、メモリセルの記憶情報
をビット線対Ｂ及び百に伝えることによってなされる。
また、情報の書き込みは、トランスファゲート５，６を
導通させ、データ入カバソファからの入力データをビッ
ト線対Ｂ及び■を介してメモリセルに伝えることによっ
てなされる。
導通させ、データ入カバソファからの入力データをビッ
ト線対Ｂ及び■を介してメモリセルに伝えることによっ
てなされる。
従来、このメモリセルをガリウム砒素基板上に形成した
場合、ワード線ＷＬが低電位で非選択状態にあるメモリ
セルにおいては、トランスファゲート５及び６を流れる
リーク電流のために、ビット線Ｂ及び百からメモリセル
への誤書き込みがなされ、メモリセルの情報が破壊され
るという問題点があった。
場合、ワード線ＷＬが低電位で非選択状態にあるメモリ
セルにおいては、トランスファゲート５及び６を流れる
リーク電流のために、ビット線Ｂ及び百からメモリセル
への誤書き込みがなされ、メモリセルの情報が破壊され
るという問題点があった。
すなわち、第１０図のメモリセルの内部ノードは、非選
択状態において高電位側が０．６ Ｖ程度、低電位側が
ほぼ接地電位となる。一方、ＤＣＦＬで構成されたワー
ド線駆動回路においては、出力の低レベルはＭＥＳＦＥ
Ｔの闇値電圧程度の値である。従ってワード線ＷＬが接
続されたトランスファゲート５及び６の非選択状態にお
けるゲート電圧は、ＭＥＳＦＥＴの閾値電圧程度となり
、メモリセル内部ノードの低電位側がほぼ接地電位であ
ることから、ゲートが順バイアスされた状態になる。ガ
リウム砒素ＭＥＳＦＥＴにおいては、ドレイン・ソース
間電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓが闇値電圧
よりも０．３ｖ程度低いときに最小となり、Ｖｇｓが閾
値電圧の場合には最小値の約１０３倍以上の電流が流れ
る。そのため、選択状態にあるメモリセルから情報をビ
ット線に読み出している場合、他の非選択状態にあるメ
モリセルのリーク電流のために、左右のビット線対の内
、高電位側のビット線の電位が下がり、低電位側のビッ
ト線の電位が上がって、選択されているメモリセルが誤
書き込みされるという問題点があった。
択状態において高電位側が０．６ Ｖ程度、低電位側が
ほぼ接地電位となる。一方、ＤＣＦＬで構成されたワー
ド線駆動回路においては、出力の低レベルはＭＥＳＦＥ
Ｔの闇値電圧程度の値である。従ってワード線ＷＬが接
続されたトランスファゲート５及び６の非選択状態にお
けるゲート電圧は、ＭＥＳＦＥＴの閾値電圧程度となり
、メモリセル内部ノードの低電位側がほぼ接地電位であ
ることから、ゲートが順バイアスされた状態になる。ガ
リウム砒素ＭＥＳＦＥＴにおいては、ドレイン・ソース
間電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓが闇値電圧
よりも０．３ｖ程度低いときに最小となり、Ｖｇｓが閾
値電圧の場合には最小値の約１０３倍以上の電流が流れ
る。そのため、選択状態にあるメモリセルから情報をビ
ット線に読み出している場合、他の非選択状態にあるメ
モリセルのリーク電流のために、左右のビット線対の内
、高電位側のビット線の電位が下がり、低電位側のビッ
ト線の電位が上がって、選択されているメモリセルが誤
書き込みされるという問題点があった。
このような問題点を解消するため、第１１図に示す例え
ば電子通信学会半導体トランジスタ研究会資料５ＳＤ８
４−１３０．ｐｐ６５．図１に示された回路がある。こ
れは非選択状態におけるワード線電位の低レベルをレベ
ルシフト回路を用いることによって深い負の値とし、ト
ランスファゲート５．６のゲート電圧を深い逆バイアス
状態とすることによってリーク電流の低減を図るもので
ある。しかしながら、レベルシフト回路において正負二
電源を必要とする欠点があった。
ば電子通信学会半導体トランジスタ研究会資料５ＳＤ８
４−１３０．ｐｐ６５．図１に示された回路がある。こ
れは非選択状態におけるワード線電位の低レベルをレベ
ルシフト回路を用いることによって深い負の値とし、ト
ランスファゲート５．６のゲート電圧を深い逆バイアス
状態とすることによってリーク電流の低減を図るもので
ある。しかしながら、レベルシフト回路において正負二
電源を必要とする欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランスファゲートのリーク電流を低減して
メモリセルへの誤書き込みを防止し、安定動作を図るこ
とができるガリウム砒素集積回路を得ることを目的とし
ている。
たもので、トランスファゲートのリーク電流を低減して
メモリセルへの誤書き込みを防止し、安定動作を図るこ
とができるガリウム砒素集積回路を得ることを目的とし
ている。
この発明に係るガリウム砒素集積回路は、メモリセルを
構成する２個のノーマリオフ型駆動ＭＥＳＦＥＴの各ソ
ースを接続する第１のノードに、ワード線が非選択状態
の時のみ該第１のノードを接地電位よりも高い電位にク
ランプするクランプ手段を接続して設けたものである。
構成する２個のノーマリオフ型駆動ＭＥＳＦＥＴの各ソ
ースを接続する第１のノードに、ワード線が非選択状態
の時のみ該第１のノードを接地電位よりも高い電位にク
ランプするクランプ手段を接続して設けたものである。
この発明においては、非選択メモリセル内の低電位側ノ
ードの電圧は、クランプ手段により接地電位よりも高電
位にクランプされるので、トランスファゲートに０．Ｉ
Ｖ程度の低電位が印加された場合でも、そのゲートを
逆バイアス状態に保つことができ、リーク電流を低減す
ることができる。
ードの電圧は、クランプ手段により接地電位よりも高電
位にクランプされるので、トランスファゲートに０．Ｉ
Ｖ程度の低電位が印加された場合でも、そのゲートを
逆バイアス状態に保つことができ、リーク電流を低減す
ることができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の第１の実施例によるガリウム砒素集
積回路を示し、図において、１．３はノーマリオン型Ｍ
ＥＳＦＥＴ、２，４，５．６はノーマリオフ型ＭＥＳＦ
ＥＴである＊ＶＤＤは正電源である。Ｂ、Ｂはそれぞれ
ビット線及びビ１ｖＡである。ＷＬはワード線であり、
これはＤＣＦＬ回路もしくはスーパーバッファ回路で構
成されているワード線駆動回路に接続されている。７は
ノーマリオフ型ＭＥＳＦＥＴ、８はショットキダイオー
ドである。このノーマリオフ型ＭＥ Ｓ Ｆ ＥＴ及び
ショットキダイオード８は各メモリセル毎に１個ずつ設
けられており、ノーマリオフ型ＭＥＳＦＥＴ７のドレイ
ン及びショットキダイオード８のアノードはメモリセル
のドライバＭＥＳＦＥＴ２゜４のソースを接続する第１
のノード２０に接続されている。ノーマリオフ型ＭＥＳ
ＦＥＴ７のソース及びショットキダイオード８のカソー
ドは接地電位に接続されている。Ｒ３は行選択信号であ
り、ＷＬと同一もしくは同相で変化する。
積回路を示し、図において、１．３はノーマリオン型Ｍ
ＥＳＦＥＴ、２，４，５．６はノーマリオフ型ＭＥＳＦ
ＥＴである＊ＶＤＤは正電源である。Ｂ、Ｂはそれぞれ
ビット線及びビ１ｖＡである。ＷＬはワード線であり、
これはＤＣＦＬ回路もしくはスーパーバッファ回路で構
成されているワード線駆動回路に接続されている。７は
ノーマリオフ型ＭＥＳＦＥＴ、８はショットキダイオー
ドである。このノーマリオフ型ＭＥ Ｓ Ｆ ＥＴ及び
ショットキダイオード８は各メモリセル毎に１個ずつ設
けられており、ノーマリオフ型ＭＥＳＦＥＴ７のドレイ
ン及びショットキダイオード８のアノードはメモリセル
のドライバＭＥＳＦＥＴ２゜４のソースを接続する第１
のノード２０に接続されている。ノーマリオフ型ＭＥＳ
ＦＥＴ７のソース及びショットキダイオード８のカソー
ドは接地電位に接続されている。Ｒ３は行選択信号であ
り、ＷＬと同一もしくは同相で変化する。
次に動作について説明する。
■ｏ０には１．５■が印加されているとする。選択状態
において、ワード線ＷＬは０．６ Ｖ程度の高電位とな
り、それがトランスファゲート５及び６のゲートに印加
されれるゆ同時にＷＬと同一もしくは同相信号である行
選択信号Ｒ３がノーマリオフ型ＭＥＳＦＥＴ７をゲート
に印加され、このＭＥＳＦＥＴ７を導通状態にしてドレ
イン電圧をほぼ接地電位にまで下げる。ノーマリオフ型
ＭＥＳＦＥＴ７のドレインは、第１のノード２０に接続
されているため、メモリセルの内部ノードは高電位側が
０．６ Ｖ程度、低電位側がほぼ接地電位となり、この
電位がトランスファゲートを経てビット線に読み出され
、或いはビット線電位をメモリセルの内部ノードに転送
することによって書き込みが行われる。
において、ワード線ＷＬは０．６ Ｖ程度の高電位とな
り、それがトランスファゲート５及び６のゲートに印加
されれるゆ同時にＷＬと同一もしくは同相信号である行
選択信号Ｒ３がノーマリオフ型ＭＥＳＦＥＴ７をゲート
に印加され、このＭＥＳＦＥＴ７を導通状態にしてドレ
イン電圧をほぼ接地電位にまで下げる。ノーマリオフ型
ＭＥＳＦＥＴ７のドレインは、第１のノード２０に接続
されているため、メモリセルの内部ノードは高電位側が
０．６ Ｖ程度、低電位側がほぼ接地電位となり、この
電位がトランスファゲートを経てビット線に読み出され
、或いはビット線電位をメモリセルの内部ノードに転送
することによって書き込みが行われる。
非選択信号においては、ワード線ＷＬ、行選択信号Ｒ３
はともに０．１■程度の低電位となる。このとき、ノー
マリオフ型ＭＥＳＦＥＴ７は非導通状態となり、ドレイ
ン電圧はショットキダイオード８によって０．６ Ｖ程
度の電位にクランプされる。
はともに０．１■程度の低電位となる。このとき、ノー
マリオフ型ＭＥＳＦＥＴ７は非導通状態となり、ドレイ
ン電圧はショットキダイオード８によって０．６ Ｖ程
度の電位にクランプされる。
従ってメモリセルの内部のノードは高電位側が１゜２■
程度、低電位側が０．６■程度の電位となる。
程度、低電位側が０．６■程度の電位となる。
また、ビット線についてはビット線負荷（図示せず）に
よって高電位側が０．６ Ｖ程度、低電位側が０．４■
程度の電位となる。
よって高電位側が０．６ Ｖ程度、低電位側が０．４■
程度の電位となる。
従って本実施例では、トランスファゲート５及び６のゲ
ートにＯ，’ｌ Ｖ程度の電位が印加されている場合で
も、メモリセルの内部ノードの低電位側はショットキダ
イオード８により０．６■程度の電位にクランプされる
ので、ゲートは深い逆バイアス状態となることとなり、
リーク電流を十分に低減することができ、メモリセルの
誤書き込みを防止することができる。
ートにＯ，’ｌ Ｖ程度の電位が印加されている場合で
も、メモリセルの内部ノードの低電位側はショットキダ
イオード８により０．６■程度の電位にクランプされる
ので、ゲートは深い逆バイアス状態となることとなり、
リーク電流を十分に低減することができ、メモリセルの
誤書き込みを防止することができる。
第２図はこの発明の第２の実施例を示し、これは第１図
におけるショットキダイオードに代えて抵抗素子８′を
用いた例である。
におけるショットキダイオードに代えて抵抗素子８′を
用いた例である。
第３図はこの発明の第３の実施例を示し、これはノーマ
リオフ型ＭＥＳＦＥＴ７を１行につき１個設け、ショッ
トキダイオード８を各メモリセル１個ずつに設けた例で
ある。また第４図は第３図におけるショットキダイオー
ド８に代えて抵抗素子８′を用いた第４の実施例である
。
リオフ型ＭＥＳＦＥＴ７を１行につき１個設け、ショッ
トキダイオード８を各メモリセル１個ずつに設けた例で
ある。また第４図は第３図におけるショットキダイオー
ド８に代えて抵抗素子８′を用いた第４の実施例である
。
第５図はこの発明の第５の実施例を示し、これはショッ
トキダイオード８を１行につき１個設け、ノーマリオフ
型ＭＥＳＦＥＴ７を各々メモリセル１個ずつに設けた例
である。また第６図は第５図におけるショットキダイオ
ードに代えて抵抗素子８′を用いた第６の実施例である
。
トキダイオード８を１行につき１個設け、ノーマリオフ
型ＭＥＳＦＥＴ７を各々メモリセル１個ずつに設けた例
である。また第６図は第５図におけるショットキダイオ
ードに代えて抵抗素子８′を用いた第６の実施例である
。
第７図はこの発明の第７の実施例を示し、これはノーマ
リオフ型ＭＥＳＦＥ７７及びショットキダイオード８の
両方を各メモリセル１個ずつに設けた例である。また第
８図は第７図におけるショットキダイオードに代えて抵
抗素子８′を用いた第８の実施例である。
リオフ型ＭＥＳＦＥ７７及びショットキダイオード８の
両方を各メモリセル１個ずつに設けた例である。また第
８図は第７図におけるショットキダイオードに代えて抵
抗素子８′を用いた第８の実施例である。
第９図はこの発明の第９の実施例を示し、これはこの発
明を負の単一電源で動作する回路に適用した例である。
明を負の単一電源で動作する回路に適用した例である。
なお、正電源、負電源の交換は、第２から第８の実施例
においても可能である。
においても可能である。
このような第２〜第９の実施例においても、上 ・記第
１の実施例と同様の効果を奏する。
１の実施例と同様の効果を奏する。
なお、上記第１〜第９の実施例では、ダイオードとして
ショットキダイオードを用いたものを示したが、ダイオ
ードとしてｐｎダイオードを用いても同様の効果を奏す
る。
ショットキダイオードを用いたものを示したが、ダイオ
ードとしてｐｎダイオードを用いても同様の効果を奏す
る。
以上のように、この発明によれば、１個のノーマリオン
型負荷ＭＥＳＦＥＴと１個のノーマリオフ型駆動ＭＥ
Ｓ Ｆ ＥＴからなる２個のインバータ回路の出力を互
いのゲートに交差結合させてなるフリップフロップと、
２個の該インバータ出力を１対のビット線対にそれぞれ
接続する２個のトランスファゲートとを有するガリウム
砒素集積回路において、上記２個のノーマリオフ型駆動
ＭＥＳＦＥＴの各ソースを接続する第１のノードに、ワ
ード線が非選択状態の時のみ該第１のノードを接地電位
よりも高い電位にクランプするクランプ手段を接続して
設けたので、単一電源下においてもメモリセルのトラン
スファゲートのリーク電流ヲ低減でき、メモリ、セルへ
の誤書き込みを防止でき、安定なメモリ動作を得ること
ができる効果がある。
型負荷ＭＥＳＦＥＴと１個のノーマリオフ型駆動ＭＥ
Ｓ Ｆ ＥＴからなる２個のインバータ回路の出力を互
いのゲートに交差結合させてなるフリップフロップと、
２個の該インバータ出力を１対のビット線対にそれぞれ
接続する２個のトランスファゲートとを有するガリウム
砒素集積回路において、上記２個のノーマリオフ型駆動
ＭＥＳＦＥＴの各ソースを接続する第１のノードに、ワ
ード線が非選択状態の時のみ該第１のノードを接地電位
よりも高い電位にクランプするクランプ手段を接続して
設けたので、単一電源下においてもメモリセルのトラン
スファゲートのリーク電流ヲ低減でき、メモリ、セルへ
の誤書き込みを防止でき、安定なメモリ動作を得ること
ができる効果がある。
第１図はこの発明の第１の実施例によるガリウム砒素集
積回路を示す回路図、第２図ないし第９図はこの発明の
第２ないし第９の実施例によるガリウム砒素集積回路を
示す回路図、第１０図及び第１１図はそれぞれ従来のガ
リウム砒素集積回路を示す回路図である。 図において、１．３はノーマリオン型ＭＥＳＦＥＴ、２
，４．５，６．７はノーマリオフ型ＭＥＳＦＥＴ、８は
ショットキダイオード、８′は抵抗素子、２０は第１の
ノード、Ｂはビット線、百はビット線、Ｒ３は行選択信
号、ＷＬはワード線、ｖａＤは正電源である。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚幸三
積回路を示す回路図、第２図ないし第９図はこの発明の
第２ないし第９の実施例によるガリウム砒素集積回路を
示す回路図、第１０図及び第１１図はそれぞれ従来のガ
リウム砒素集積回路を示す回路図である。 図において、１．３はノーマリオン型ＭＥＳＦＥＴ、２
，４．５，６．７はノーマリオフ型ＭＥＳＦＥＴ、８は
ショットキダイオード、８′は抵抗素子、２０は第１の
ノード、Ｂはビット線、百はビット線、Ｒ３は行選択信
号、ＷＬはワード線、ｖａＤは正電源である。 なお図中同一符号は同−又は相当部分を示す。 特許出願人 工業技術院長 飯塚幸三
Claims (1)
- （１）ガリウム砒素基板上に形成され、 １個のノーマリオン型負荷ＭＥＳＦＥＴと１個のノーマ
リオフ型駆動ＭＥＳＦＥＴからなる２個のインバータ回
路の出力を互いのゲートに交差結合させてなるフリップ
フロップと、２個の該インバータ出力を１対のビット線
対にそれぞれ接続する２個のトランスファゲートとを有
するガリウム砒素集積回路において、 上記２個のノーマリオフ型駆動ＭＥＳＦＥＴの各ソース
を接続する第１のノードに接続され、上記２個のトラン
スファゲートに接続されているワード線が非選択状態の
ときのみ上記第１のノードを接地電位よりも高い電位に
クランプするクランプ手段を備えたことを特徴とするガ
リウム砒素集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053658A JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053658A JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01229496A true JPH01229496A (ja) | 1989-09-13 |
| JPH0459716B2 JPH0459716B2 (ja) | 1992-09-24 |
Family
ID=12948958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053658A Granted JPH01229496A (ja) | 1988-03-09 | 1988-03-09 | ガリウム砒素集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01229496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046990A3 (en) * | 2001-11-21 | 2003-12-31 | Micron Technology Inc | Method and apparatus for standby power reduction in semiconductor devices |
-
1988
- 1988-03-09 JP JP63053658A patent/JPH01229496A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046990A3 (en) * | 2001-11-21 | 2003-12-31 | Micron Technology Inc | Method and apparatus for standby power reduction in semiconductor devices |
| US6819621B2 (en) | 2001-11-21 | 2004-11-16 | Micron Technology, Inc. | Method and apparatus for standby power reduction in semiconductor devices |
| US6873562B2 (en) | 2001-11-21 | 2005-03-29 | Micrhon Technology, Inc. | Method and apparatus for standby power reduction in semiconductor devices |
| US7072230B2 (en) | 2001-11-21 | 2006-07-04 | Micron Technology, Inc. | Method and apparatus for standby power reduction in semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459716B2 (ja) | 1992-09-24 |
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