JPH0461689A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0461689A JPH0461689A JP2171127A JP17112790A JPH0461689A JP H0461689 A JPH0461689 A JP H0461689A JP 2171127 A JP2171127 A JP 2171127A JP 17112790 A JP17112790 A JP 17112790A JP H0461689 A JPH0461689 A JP H0461689A
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- JP
- Japan
- Prior art keywords
- thyristor
- transistor
- type layer
- voltage
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に、ＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏ−＾Ｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）の小型化を図ったものである。
（Ｓｔａｔｉｃ Ｒａｎｄｏ−＾Ｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）の小型化を図ったものである。
従来のＳＲＡＭとしては、例えば、第４図（ａ）又は（
ｂ）に示すようなものがある。
ｂ）に示すようなものがある。
即ち、第４図（ａ）に示すＳＲＡＭは、二つの抵抗Ｒ＋
、Ｒｔと、四つのＮチャネルＭＯ５（ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタＴ
、 〜Ｔ、との六つの素子から構成されていて、電源ｖ
ａｎ及び接地ＧＮＤ間を、抵抗Ｒ１及びトランジスタＴ
。
、Ｒｔと、四つのＮチャネルＭＯ５（ＭｅｔａｌＯｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタＴ
、 〜Ｔ、との六つの素子から構成されていて、電源ｖ
ａｎ及び接地ＧＮＤ間を、抵抗Ｒ１及びトランジスタＴ
。
と、抵抗Ｒｔ及びトランジスタＴ４とで接続し、抵抗Ｒ
１及びトランジスタ１３間をトランジスタＴ、を介して
ビット線Ｂ１に接続し、抵抗Ｒ２及びトランジスタＴ４
をトランジスタＴ、を介してビット線Ｂｏに接続し、さ
らにトランジスタＴ。
１及びトランジスタ１３間をトランジスタＴ、を介して
ビット線Ｂ１に接続し、抵抗Ｒ２及びトランジスタＴ４
をトランジスタＴ、を介してビット線Ｂｏに接続し、さ
らにトランジスタＴ。
及びＴ２のゲートをワード線Ｗに、トランジスタＴ３の
ゲートを抵抗Ｒ１及びトランジスタＴ４間に、トランジ
スタＴ４のゲートを抵抗Ｒ１及びトランジスタＴ１間に
接続している。
ゲートを抵抗Ｒ１及びトランジスタＴ４間に、トランジ
スタＴ４のゲートを抵抗Ｒ１及びトランジスタＴ１間に
接続している。
また、第４図（ロ）に示すＳＲＡＭは、同図（ａ）に示
すＳＲＡＭにおいて、抵抗Ｒ１に代えてＰチャネルＭＯ
Ｓ）ランリスクＴ、を用い、抵抗Ｒ２に代えてＰチャネ
ルＭＯＳＩ−ランリスクＴ、を用い、さらに、トランジ
スタＴ３及びＴ、のゲートを共通とし、トランジスタＴ
４及びＴｂのゲートを共通として、二つのＣＭ ＯＳ
（Ｃｏａ＋ｐｌｅ＋５ｅｎｔａｒｙ ＭＯＳ）インバー
タ１及び２をたすき掛にしたメモリセルを形成している
。
すＳＲＡＭにおいて、抵抗Ｒ１に代えてＰチャネルＭＯ
Ｓ）ランリスクＴ、を用い、抵抗Ｒ２に代えてＰチャネ
ルＭＯＳＩ−ランリスクＴ、を用い、さらに、トランジ
スタＴ３及びＴ、のゲートを共通とし、トランジスタＴ
４及びＴｂのゲートを共通として、二つのＣＭ ＯＳ
（Ｃｏａ＋ｐｌｅ＋５ｅｎｔａｒｙ ＭＯＳ）インバー
タ１及び２をたすき掛にしたメモリセルを形成している
。
そして、このような従来のＳＲＡＭは、メモリセルに電
源を供給し続けている限りデータが保持されるので、Ｄ
ＲＡ Ｍ （Ｄｙｎａｓｔｉｃ ＲＡＭ）とは異なり
、一定周期毎のリフレッシュが不要であるという利点が
ある。
源を供給し続けている限りデータが保持されるので、Ｄ
ＲＡ Ｍ （Ｄｙｎａｓｔｉｃ ＲＡＭ）とは異なり
、一定周期毎のリフレッシュが不要であるという利点が
ある。
しかしながら、従来のＳＲＡＭは、そのメモリセルに通
常水つの素子を使用しているため、１つのトランジスタ
と１つの容量とで構成できるＤＲＡＭと比較して集積度
が低い（１／４程度）という課題がある。
常水つの素子を使用しているため、１つのトランジスタ
と１つの容量とで構成できるＤＲＡＭと比較して集積度
が低い（１／４程度）という課題がある。
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、上述したＳＲＡＭの
利点を生かしたまま、集積度の向上が図られる半導体記
憶装置を提供することを目的としている。
題に着目してなされたものであり、上述したＳＲＡＭの
利点を生かしたまま、集積度の向上が図られる半導体記
憶装置を提供することを目的としている。
上記目的を達成するために、この発明は、サイリスタの
アノード側のＮ形層をＭＯＳ形トランジスタを介してビ
ット線に接続するとともに、前記ＭＯＳ形トランジスタ
のゲートをワード線に接続し、さらに、前記サイリスタ
のアノード及びカソードを電圧可変のデータ書込保持用
電源に接続した。
アノード側のＮ形層をＭＯＳ形トランジスタを介してビ
ット線に接続するとともに、前記ＭＯＳ形トランジスタ
のゲートをワード線に接続し、さらに、前記サイリスタ
のアノード及びカソードを電圧可変のデータ書込保持用
電源に接続した。
サイリスタがオフであってアノード及びカソード間に微
量の電流しか流れなければ、サイリスタのアノード側の
Ｎ形層の電位は、アノード及びカソード間電圧から約０
．７■だけ降下した値となるが、サイリスタがオンとな
ってアノード及びカソード間に多量の電流が流れると、
上記Ｎ形層の電位は、サイリスタのカソード側端子の電
位がＯＶであれば約０．７Ｖとなる。
量の電流しか流れなければ、サイリスタのアノード側の
Ｎ形層の電位は、アノード及びカソード間電圧から約０
．７■だけ降下した値となるが、サイリスタがオンとな
ってアノード及びカソード間に多量の電流が流れると、
上記Ｎ形層の電位は、サイリスタのカソード側端子の電
位がＯＶであれば約０．７Ｖとなる。
つまり、データ書込保持用電源の電圧を適宜調整してサ
イリスタをオフ又はオンとすると、サイリスタのアノー
ド側のＮ形層の電位は上記二つのいずれかの状態になり
、この二つの状態が論理値°“ビ°又は“０°゛に対応
する。
イリスタをオフ又はオンとすると、サイリスタのアノー
ド側のＮ形層の電位は上記二つのいずれかの状態になり
、この二つの状態が論理値°“ビ°又は“０°゛に対応
する。
そして、ワード線によってＭＯＳ形トランジスタをオン
とすれば、上記Ｎ形層とビット線との間は接続されるか
ら、サイリスタに記憶されたデータがビット線を介して
読み出される。
とすれば、上記Ｎ形層とビット線との間は接続されるか
ら、サイリスタに記憶されたデータがビット線を介して
読み出される。
さらに、サイリスタは、アノード及びカソード間電圧を
所定の範囲で保持し続ければ、オン又はオフの状態を維
持するから、データ書込保持用電源の電圧を適宜調整す
れば、上記Ｎ形層に記憶されているデータは保持される
。
所定の範囲で保持し続ければ、オン又はオフの状態を維
持するから、データ書込保持用電源の電圧を適宜調整す
れば、上記Ｎ形層に記憶されているデータは保持される
。
以下、この発明の実施例を図面に基づいて説明する。
第１図乃至第３図は、本発明の一実施例を示す図である
。
。
先ず、構成を説明すると、第１図に示すように、電圧可
変の電源ｖｃｅと接地ＧＮＤとの間に、アノード側を電
源ｖｃｃに接続し且つカソード側を接地ＧＮＤに接続し
た状態でサイリスタ３が配設されている。
変の電源ｖｃｅと接地ＧＮＤとの間に、アノード側を電
源ｖｃｃに接続し且つカソード側を接地ＧＮＤに接続し
た状態でサイリスタ３が配設されている。
そして、サイリスタ３の上段側のトランジスタＴ１゜の
ベース（即ち、下段側のトランジスタ丁目のコレクタ）
がＮチャネルのＭＯＳ形トランジスタ（以下、ＮＭＯＳ
トランジスタと称す。）Ｔ１□を介してビット＆９！
Ｂに接続され、さらに、ＮＭＯＳトランジスタＴ、ｔの
ゲートがワード線Ｗに接続されている。
ベース（即ち、下段側のトランジスタ丁目のコレクタ）
がＮチャネルのＭＯＳ形トランジスタ（以下、ＮＭＯＳ
トランジスタと称す。）Ｔ１□を介してビット＆９！
Ｂに接続され、さらに、ＮＭＯＳトランジスタＴ、ｔの
ゲートがワード線Ｗに接続されている。
第２図は、第１図に示す回路の断面構造の一例を示して
いる。
いる。
即ち、Ｐ形層Ｐ、及びＰ２と、Ｎ形層Ｎ１及びＮ！とが
交互に重なり合ってサイリスタ３が構成されていて、Ｐ
形層Ｐ、、Ｎ形層ＮＩ及びＰ形層Ｐ２でＰＮＰ接合のト
ランジスタＴ、。が構成され、Ｎ形層Ｎ、、Ｐ形層Ｐ２
及びＮ形層ＮＺでＮＰＮ接合のトランジスタＴ、が構成
されている。
交互に重なり合ってサイリスタ３が構成されていて、Ｐ
形層Ｐ、、Ｎ形層ＮＩ及びＰ形層Ｐ２でＰＮＰ接合のト
ランジスタＴ、。が構成され、Ｎ形層Ｎ、、Ｐ形層Ｐ２
及びＮ形層ＮＺでＮＰＮ接合のトランジスタＴ、が構成
されている。
そして、Ｐ形層Ｐｔ内には、Ｎ形ＮＮ、が設けられてい
て、サイリスタ３のアノード側のＮ形層Ｎ１とＮ形層Ｎ
、ｌと間にゲート酸化膜４及びゲート電極５を形成して
、ＮＭＯＳトランジスタＴ１ｔが構成されている。
て、サイリスタ３のアノード側のＮ形層Ｎ１とＮ形層Ｎ
、ｌと間にゲート酸化膜４及びゲート電極５を形成して
、ＮＭＯＳトランジスタＴ１ｔが構成されている。
さらに、Ｐ形層Ｐ、が電源■。、に接続され、Ｎ形層Ｎ
２が接地ＧＮＤに接続され、ゲート電極５がワード線Ｗ
に接続され、Ｎ形層Ｎ３がビット線Ｂに接続されている
。
２が接地ＧＮＤに接続され、ゲート電極５がワード線Ｗ
に接続され、Ｎ形層Ｎ３がビット線Ｂに接続されている
。
ここで、本実施例では、電源ＶＣＣ及び接地ＧＮＤによ
って、データ書込保持用電源が構成されている。
って、データ書込保持用電源が構成されている。
次に、本実施例の動作を説明する。
第３図は、サイリスタ３の特性を示すグラフであり、横
軸はサイリスタ３の端子間（アノード及びカソード間）
電圧ＶＡＩＩ（本実施例では電源ＶＣＣの電圧）、縦軸
はサイリスタ３の端子間を流れる電流！である。
軸はサイリスタ３の端子間（アノード及びカソード間）
電圧ＶＡＩＩ（本実施例では電源ＶＣＣの電圧）、縦軸
はサイリスタ３の端子間を流れる電流！である。
即ち、サイリスタ３の端子間電圧■ＡＫがブレークオー
バ電圧Ｖ、。以下であれば、Ｎ形層Ｎ１及びＰ形層Ｐ２
間が逆バイアスであるため、サイリスタ３はオフであっ
て高抵抗状態であるから、電流■はほとんど流れない。
バ電圧Ｖ、。以下であれば、Ｎ形層Ｎ１及びＰ形層Ｐ２
間が逆バイアスであるため、サイリスタ３はオフであっ
て高抵抗状態であるから、電流■はほとんど流れない。
しかし、端子間電圧ＶＡＩＩがブレークオーバ電圧ＶＩ
Ｇを越えると、サイリスタ３がオンとなって低抵抗状態
となり、電流■が急激に増大し、−旦オン状態となった
後は、端子間電圧ＶＡＩＩが下限電圧■、以下とならな
い限り、サイリスタ３はオン状態を維持する。つまり、
オン状態のサイリスタ３をオフとするには、端子間電圧
■□を、下限電圧■、以下（例えば、ＯＶ）とすればよ
い。
Ｇを越えると、サイリスタ３がオンとなって低抵抗状態
となり、電流■が急激に増大し、−旦オン状態となった
後は、端子間電圧ＶＡＩＩが下限電圧■、以下とならな
い限り、サイリスタ３はオン状態を維持する。つまり、
オン状態のサイリスタ３をオフとするには、端子間電圧
■□を、下限電圧■、以下（例えば、ＯＶ）とすればよ
い。
そして、サイリスタ３がオフ状態であると、Ｎ形層Ｎ１
の電位は、端子間電圧ＶＡＫから約０．７■だけ降下し
た値となり、これを論理値゛１”に対応させるとともに
、サイリスタ３がオン状態であると、Ｎ形層Ｎ、の電位
は約０．７■であり、これを論理値“０“°に対応させ
る。
の電位は、端子間電圧ＶＡＫから約０．７■だけ降下し
た値となり、これを論理値゛１”に対応させるとともに
、サイリスタ３がオン状態であると、Ｎ形層Ｎ、の電位
は約０．７■であり、これを論理値“０“°に対応させ
る。
サイリスタ３に論理値″′１″゛を書き込むには、ワー
ド線Ｗを“Ｌ”レベルとしてＮＭＯＳトランジスタＴＩ
！をオフとするとともに、電源ＶＣＣの電位を下げるこ
とにより端子間電圧Ｖ０を０■とした後、電源■。、の
電位を上げることにより端子間電圧■□をブレークオー
バ電圧ＶＩＯ及び下限電圧ＶＬ間の所定のデータ保持電
圧■。に保持する。
ド線Ｗを“Ｌ”レベルとしてＮＭＯＳトランジスタＴＩ
！をオフとするとともに、電源ＶＣＣの電位を下げるこ
とにより端子間電圧Ｖ０を０■とした後、電源■。、の
電位を上げることにより端子間電圧■□をブレークオー
バ電圧ＶＩＯ及び下限電圧ＶＬ間の所定のデータ保持電
圧■。に保持する。
また、サイリスタ３に論理値“０°゛を書き込むには、
同様にＮＭＯＳトランジスタＴ目をオフとするとともに
、電源ＶＣＣの電位を上げることにより端子間電圧Ｖ□
をブレークオーバ電圧■、。以上に上げてサイリスタ３
をオン状態とした後、端子間電圧■□をデータ保持電圧
■。に保持する。
同様にＮＭＯＳトランジスタＴ目をオフとするとともに
、電源ＶＣＣの電位を上げることにより端子間電圧Ｖ□
をブレークオーバ電圧■、。以上に上げてサイリスタ３
をオン状態とした後、端子間電圧■□をデータ保持電圧
■。に保持する。
そして、サイリスタ３に記憶されているデータを読み出
すには、端子間電圧■□をデータ保持電圧Ｖ、に保持し
た状態で、ワード線Ｗを立ち上げてＮＭＯＳ）ランリス
クＴ’＋ｚをオンとし、Ｎ形層Ｎ、とビット線Ｂとを接
続して、その時のビット線Ｂの電位を読み取ればよい。
すには、端子間電圧■□をデータ保持電圧Ｖ、に保持し
た状態で、ワード線Ｗを立ち上げてＮＭＯＳ）ランリス
クＴ’＋ｚをオンとし、Ｎ形層Ｎ、とビット線Ｂとを接
続して、その時のビット線Ｂの電位を読み取ればよい。
このように、本実施例の構成であれば、従来のＳＲＡＭ
と同様に、サイリスタ３に電源ＶＣＣを適宜供給し続け
ている限りデータが保持されるため、リフレッシュが不
要である。
と同様に、サイリスタ３に電源ＶＣＣを適宜供給し続け
ている限りデータが保持されるため、リフレッシュが不
要である。
しかも、第１図及び第２図からも明らかなように、従来
のＳＲＡＭに比べて非常に少ない素子数で構成できると
ともに、その構造も簡易であるため、集積度の向上及び
コスト低減が図られる。
のＳＲＡＭに比べて非常に少ない素子数で構成できると
ともに、その構造も簡易であるため、集積度の向上及び
コスト低減が図られる。
以上説明したように、本発明によれば、リフレッシュが
不要であるという従来のＳＲＡＭの利点を生かしたまま
、少ない素子数で構成できて集積度が向上するという効
果がある。
不要であるという従来のＳＲＡＭの利点を生かしたまま
、少ない素子数で構成できて集積度が向上するという効
果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本実施例の構成を示す断面図、第３図はサイリスタの
特性を示すグラフ、第４図（ａ）及び（ｂ）は従来のＳ
ＲＡＭの例を示す回路図である。 ３・・・サイリスタ、Ｂ・・・ビット線、Ｗ・・・ワー
ド線、ＶＣＣ・・・電源、ＧＮＤ・・・接地、Ｔ、、、
Ｔ、、・・・トランジスタ、ＴＩ！・・・ＮＭＯＳトラ
ンジスタ、Ｐ、、Ｐ。
は本実施例の構成を示す断面図、第３図はサイリスタの
特性を示すグラフ、第４図（ａ）及び（ｂ）は従来のＳ
ＲＡＭの例を示す回路図である。 ３・・・サイリスタ、Ｂ・・・ビット線、Ｗ・・・ワー
ド線、ＶＣＣ・・・電源、ＧＮＤ・・・接地、Ｔ、、、
Ｔ、、・・・トランジスタ、ＴＩ！・・・ＮＭＯＳトラ
ンジスタ、Ｐ、、Ｐ。
Claims (1)
- （１）サイリスタのアノード側のＮ形層をＭＯＳ形トラ
ンジスタを介してビット線に接続するとともに、前記Ｍ
ＯＳ形トランジスタのゲートをワード線に接続し、さら
に、前記サイリスタのアノード及びカソードを電圧可変
のデータ書込保持用電源に接続したことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171127A JPH0461689A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171127A JPH0461689A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461689A true JPH0461689A (ja) | 1992-02-27 |
Family
ID=15917485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171127A Pending JPH0461689A (ja) | 1990-06-28 | 1990-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461689A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003320700A (ja) * | 2002-04-30 | 2003-11-11 | Nippon Sheet Glass Co Ltd | 発光素子アレイチップ、光書き込みヘッドおよび光書き込みヘッドの駆動方法 |
| KR100713904B1 (ko) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2008028353A (ja) * | 2006-06-22 | 2008-02-07 | Sony Corp | 半導体装置およびその駆動方法 |
-
1990
- 1990-06-28 JP JP2171127A patent/JPH0461689A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713904B1 (ko) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2003320700A (ja) * | 2002-04-30 | 2003-11-11 | Nippon Sheet Glass Co Ltd | 発光素子アレイチップ、光書き込みヘッドおよび光書き込みヘッドの駆動方法 |
| JP2008028353A (ja) * | 2006-06-22 | 2008-02-07 | Sony Corp | 半導体装置およびその駆動方法 |
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