JPH0462158B2 - - Google Patents
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- JPH0462158B2 JPH0462158B2 JP57167881A JP16788182A JPH0462158B2 JP H0462158 B2 JPH0462158 B2 JP H0462158B2 JP 57167881 A JP57167881 A JP 57167881A JP 16788182 A JP16788182 A JP 16788182A JP H0462158 B2 JPH0462158 B2 JP H0462158B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- memory
- gate
- memory block
- refreshed
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ処理装置における大容量ダイ
ナミツクメモリのリフレツシユ装置に関する。
ナミツクメモリのリフレツシユ装置に関する。
技術の背景
半導体テクノロジーの発達に従つて高集積度の
ICが作成可能になり、データ処理装置のメモリ
装置にも非常に高密度大容量なメモリが使用可能
になつている。その一例がダイナミツクRAMで
ある。このメモリの使用上の注意点は、一定周期
でリフレツシユ動作が必要ということであり、こ
れを怠たるとメモリ内容が消失する。このため、
ダイナミツクRAM型のメモリ装置では必ずリフ
レツシユ制御回路を設けて一定周期でリフレツシ
ユ動作を行なつている。
ICが作成可能になり、データ処理装置のメモリ
装置にも非常に高密度大容量なメモリが使用可能
になつている。その一例がダイナミツクRAMで
ある。このメモリの使用上の注意点は、一定周期
でリフレツシユ動作が必要ということであり、こ
れを怠たるとメモリ内容が消失する。このため、
ダイナミツクRAM型のメモリ装置では必ずリフ
レツシユ制御回路を設けて一定周期でリフレツシ
ユ動作を行なつている。
従来技術と問題点
上述したようにデータ処理装置内のメモリ装置
としてダイナミツクRAMを用いる場合リフレツ
シユ動作が必要であり、これが処理装置のメモリ
アクセスを妨げる。すなわち、リフレツシユ動作
は処理装置のメモリアクセスよりも通常優先順位
が高く、リフレツシユ動作中はメモリアクセスが
ペンデイングされた状態になる。リフレツシユ優
先はメモリの内容消失を未然に防ぐためである
が、このため従来方式ではリフレツシユサイクル
とメモリアクセスサイクルが同時に生起すると、
メモリアクセスは必ず待たされ、その分データ処
理装置の処理効率が低下する（一般に３〜５％程
度）。また、リフレツシユを優先させる制御回路
も複雑になり、ハードウエア量が相当なものにな
る欠点がある。
としてダイナミツクRAMを用いる場合リフレツ
シユ動作が必要であり、これが処理装置のメモリ
アクセスを妨げる。すなわち、リフレツシユ動作
は処理装置のメモリアクセスよりも通常優先順位
が高く、リフレツシユ動作中はメモリアクセスが
ペンデイングされた状態になる。リフレツシユ優
先はメモリの内容消失を未然に防ぐためである
が、このため従来方式ではリフレツシユサイクル
とメモリアクセスサイクルが同時に生起すると、
メモリアクセスは必ず待たされ、その分データ処
理装置の処理効率が低下する（一般に３〜５％程
度）。また、リフレツシユを優先させる制御回路
も複雑になり、ハードウエア量が相当なものにな
る欠点がある。
メモリアクセスを待たせずにリフレツシユを行
なう方式として、メモリユニツトを複数のブロツ
クに分け、処理装置がアクセスするブロツクと、
リフレツシユ動作を行なうブロツクを分離する方
法が考えられているが、この方式では各ブロツク
に順番を設けてリフレツシユする等しているので
余り効率的とは言えない。
なう方式として、メモリユニツトを複数のブロツ
クに分け、処理装置がアクセスするブロツクと、
リフレツシユ動作を行なうブロツクを分離する方
法が考えられているが、この方式では各ブロツク
に順番を設けてリフレツシユする等しているので
余り効率的とは言えない。
発明の目的
本発明は、各メモリブロツク内のリフレツシユ
状況を示すカウンタを設けてリフレツシユ制御
し、メモリアクセスを可及的に阻害せずかつ許容
期間内にリフレツシユを効率良く行なおうとする
ものである。
状況を示すカウンタを設けてリフレツシユ制御
し、メモリアクセスを可及的に阻害せずかつ許容
期間内にリフレツシユを効率良く行なおうとする
ものである。
発明の構成
本発明は、ダイナミツクメモリを相異なるタイ
ミングで独立してリフレツシユされる複数のメモ
リ素子からなるメモリブロツクの複数個で構成
し、各メモリブロツクにリフレツシユコントロー
ラを設け、各リフレツシユコントローラに前記メ
モリ素子毎のリフレツシユを要求するクロツクを
アツプカウントし、メモリ素子のリフレツシユ実
行を示すクロツクをダウンカウントするアツプダ
ウンカウンタを設け、該カウンタの計数値が０と
最大値の間にあるときでかつ、当該メモリブロツ
クのメモリアクセスがないなら、リフレツシユを
要求するクロツクが発生する毎に当該メモリブロ
ツクのメモリ素子のリフレツシユを行わせ、該カ
ウンタの計数値がリフレツシユをしない時間の許
容限度に対応する該最大値に達したときは当該メ
モリブロツクのメモリ素子のリフレツシユをメモ
リアクセスに優先して行わせることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
ミングで独立してリフレツシユされる複数のメモ
リ素子からなるメモリブロツクの複数個で構成
し、各メモリブロツクにリフレツシユコントロー
ラを設け、各リフレツシユコントローラに前記メ
モリ素子毎のリフレツシユを要求するクロツクを
アツプカウントし、メモリ素子のリフレツシユ実
行を示すクロツクをダウンカウントするアツプダ
ウンカウンタを設け、該カウンタの計数値が０と
最大値の間にあるときでかつ、当該メモリブロツ
クのメモリアクセスがないなら、リフレツシユを
要求するクロツクが発生する毎に当該メモリブロ
ツクのメモリ素子のリフレツシユを行わせ、該カ
ウンタの計数値がリフレツシユをしない時間の許
容限度に対応する該最大値に達したときは当該メ
モリブロツクのメモリ素子のリフレツシユをメモ
リアクセスに優先して行わせることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
発明の実施例
第１図は本発明の一実施例を示す概略ブロツク
図で、MB1〜MBNはＮ個に分割したメモリブロ
ツク、RC1〜RCNは各メモリブロツクに対応させ
て設けたリフレツシユコントローラ、DECはメ
モリアドレスの一部をデコードしてメモリブロツ
クのセレクト信号SEL1〜SELNを発生するデコー
ダ、PDはメモリリクエストMRQ1〜MRQiおよ
びコントローラRC1〜RCNからのリフレツシユリ
クエストRRQ1〜RRQNを受けてプライオリテイ
P0〜Pj（P0が最も高く、Pjが最も低い）を決定す
る優先順位決定回路、OR1はコントローラRC1〜
RCNからのリフレツシユリクエストRRQ1〜
RRQNをまとめて回路PDへの入力RRQとするオ
アゲート、OR2はプライオリテイP1〜Pjをまとめ
てデコーダDECへ与えるオアゲートである。メ
モリブロツクMB1（他も同様）は複数のメモリ素
子M1〜M4の集合であり、１つのメモリ素子は例
えば256Kビツトである。メモリブロツクMBk
（ｋ＝１〜Ｎ）の入力はメモリアドレスの残部、
および前記一部をデコーダDECでデコードして
セレクト信号SELk、それにリフレツシユコント
ローラRCkからのリフレツシユ信号REFkであ
る。
図で、MB1〜MBNはＮ個に分割したメモリブロ
ツク、RC1〜RCNは各メモリブロツクに対応させ
て設けたリフレツシユコントローラ、DECはメ
モリアドレスの一部をデコードしてメモリブロツ
クのセレクト信号SEL1〜SELNを発生するデコー
ダ、PDはメモリリクエストMRQ1〜MRQiおよ
びコントローラRC1〜RCNからのリフレツシユリ
クエストRRQ1〜RRQNを受けてプライオリテイ
P0〜Pj（P0が最も高く、Pjが最も低い）を決定す
る優先順位決定回路、OR1はコントローラRC1〜
RCNからのリフレツシユリクエストRRQ1〜
RRQNをまとめて回路PDへの入力RRQとするオ
アゲート、OR2はプライオリテイP1〜Pjをまとめ
てデコーダDECへ与えるオアゲートである。メ
モリブロツクMB1（他も同様）は複数のメモリ素
子M1〜M4の集合であり、１つのメモリ素子は例
えば256Kビツトである。メモリブロツクMBk
（ｋ＝１〜Ｎ）の入力はメモリアドレスの残部、
および前記一部をデコーダDECでデコードして
セレクト信号SELk、それにリフレツシユコント
ローラRCkからのリフレツシユ信号REFkであ
る。
第２図にリフレツシユコントローラRCkの詳
細を示す。このコントローラRCkはアツプダウ
ンカウンタUDC、アンドゲートAND1〜AND5、
オアゲートOR3〜OR5、およびインバータINV1，
INV2を備える。アツプダウンカウンタUDCには
リフレツシユクロツクRCKとメモリクロツク
MCKでゲートされたリフレツシユ信号REFkが
入力し、これらをリフレツシユ信号REFkが
“１”のときダウンカウント、“０”のときアツプ
カウントする。オアゲートOR5から出力されるリ
フレツシユ信号REFkはメモリブロツクMBkに
入力して該信号が“１”のとき該ブロツクのリフ
レツシユを指示する。リフレツシユはメモリ素子
M1，M2…毎に行なわれ、第１図では素子数は４
としてあるが、実際には256など多数ある。リフ
レツシユクロツクRCKはメモリ素子毎のリフレ
ツシユを要求する信号で、256Kビツトの素子で
あると、512ビツトを一つのリフレツシユ単位と
して同時にリフレツシユするので、512回クロツ
クRCKが入つて１メモリブロツクのリフレツシ
ユが完了となる。このことは各メモリ素子につい
て言えば、クロツクRCKの周期をＴとして512T
に１回リフレツシユをすればよいことを意味す
る。アツプダウンカウンタUDCはメモリ素子中
のリフレツシユ単位の数に合わせて容量を定め、
リフレツシユ単位が512個なら９ビツトで０〜511
まで計数可能とする。
細を示す。このコントローラRCkはアツプダウ
ンカウンタUDC、アンドゲートAND1〜AND5、
オアゲートOR3〜OR5、およびインバータINV1，
INV2を備える。アツプダウンカウンタUDCには
リフレツシユクロツクRCKとメモリクロツク
MCKでゲートされたリフレツシユ信号REFkが
入力し、これらをリフレツシユ信号REFkが
“１”のときダウンカウント、“０”のときアツプ
カウントする。オアゲートOR5から出力されるリ
フレツシユ信号REFkはメモリブロツクMBkに
入力して該信号が“１”のとき該ブロツクのリフ
レツシユを指示する。リフレツシユはメモリ素子
M1，M2…毎に行なわれ、第１図では素子数は４
としてあるが、実際には256など多数ある。リフ
レツシユクロツクRCKはメモリ素子毎のリフレ
ツシユを要求する信号で、256Kビツトの素子で
あると、512ビツトを一つのリフレツシユ単位と
して同時にリフレツシユするので、512回クロツ
クRCKが入つて１メモリブロツクのリフレツシ
ユが完了となる。このことは各メモリ素子につい
て言えば、クロツクRCKの周期をＴとして512T
に１回リフレツシユをすればよいことを意味す
る。アツプダウンカウンタUDCはメモリ素子中
のリフレツシユ単位の数に合わせて容量を定め、
リフレツシユ単位が512個なら９ビツトで０〜511
まで計数可能とする。
動作を説明すると、初期状態すなわち第２図の
カウンタUDCの値が０のときは、これはリフレ
ツシユ要求が１つもない状態を表わし、メモリに
対し中央処理装置（CPU：図示しない）からの
通常のアクセスが行なわれる。ある一定周期でリ
フレツシユ動作をおこすために、リフレツシユ
RCKが各リフレツシユコントローラRC1〜RC2…
に与えられ、これはオアゲートOR3を通してカウ
ンタUDCをインクリメントする。この結果カウ
ンタUDCの計数値が０でなくなるとオアゲート
OR4が“１”出力を生じ、アンドゲートAND3の
一方の入力となる。該ゲートAND3の他方の入力
は、メモリブロツクMBkのセレクト信号SELkを
インバータINV1で反転したものであるから、中
央処理装置により該メモリブロツクMBkのアク
セスが行なわれている場合（SELk＝１）にはゲ
ートAND3の出力は０になるが、ブロツクMBk
に対するメモリアクセスが行われていない場合
（SELk＝０）にはインバータINV1の出力が１と
なるのでアンドゲートAND3の出力が１になり、
それがオアゲートOR5を通してリフレツシユ信号
REFkとなる。これによりメモリブロツクMBk
はメモリ素子を１つリフレツシユする。同時に
REFk＝１となることでカウンタUDCはメモリ素
子のリフレツシユクロツクMCKが入つてこれを
ダウンカウントし、カウンタ計数値つまりリフレ
ツシユ要求の蓄積数をデクリメント（−１）す
る。このときリフレツシユ要求の蓄積が１つしか
なく、ダウンカウントでカウンタUDCの計数値
が０になればオアゲートOR4の出力は０になり、
リフレツシユ信号REFkは０、メモリブロツクへ
のリフレツシユ指示は消滅する。リフレツシユ要
求の蓄積が多数あればデクリメントされてもまだ
残りがあるからオアゲートOR4，アンドゲート
AND3の出力は１、従つてオアゲートOR5の出力
REFkは１であり、メモリブロツクMBkの次の
リフレツシユ単位のリフレツシユが行なわれ、カ
ウンタUDCはデクリメントされる。これはカウ
ンタUDCの計数値が０になる迄行なわれる。但
し、この間にメモリアクセスがあるとセレクト信
号SELkが１になるのでリフレツシユ信号REFk
は強制的に０になり、リフレツシユが中断され
る。REFk＝０になるとカウンタUDCはアツプカ
ウントになるので、この間にリフレツシユクロツ
クRCKが入るとカウンタUDCは再び計数値を増
加する。中央処理装置によるメモリブロツク
MBkのアクセスが長時間連続し又は頻繁と行な
われるとカウンタUDCの計数値は次第に増大し、
やがて最大値になる（これは上述のようにメモリ
素子のリフレツシユしない時間が許容限度に達し
たことを意味する）と、アンドゲートAND1の出
力は１になり、P0は常時は０であるのでインバ
ータINV2で反転されて１になり、従つてアンド
ゲートAND2の出力RRQkが１になり、第１図の
優先順位決定回路PDにリフレツシユリクエスト
RRQを与える。
カウンタUDCの値が０のときは、これはリフレ
ツシユ要求が１つもない状態を表わし、メモリに
対し中央処理装置（CPU：図示しない）からの
通常のアクセスが行なわれる。ある一定周期でリ
フレツシユ動作をおこすために、リフレツシユ
RCKが各リフレツシユコントローラRC1〜RC2…
に与えられ、これはオアゲートOR3を通してカウ
ンタUDCをインクリメントする。この結果カウ
ンタUDCの計数値が０でなくなるとオアゲート
OR4が“１”出力を生じ、アンドゲートAND3の
一方の入力となる。該ゲートAND3の他方の入力
は、メモリブロツクMBkのセレクト信号SELkを
インバータINV1で反転したものであるから、中
央処理装置により該メモリブロツクMBkのアク
セスが行なわれている場合（SELk＝１）にはゲ
ートAND3の出力は０になるが、ブロツクMBk
に対するメモリアクセスが行われていない場合
（SELk＝０）にはインバータINV1の出力が１と
なるのでアンドゲートAND3の出力が１になり、
それがオアゲートOR5を通してリフレツシユ信号
REFkとなる。これによりメモリブロツクMBk
はメモリ素子を１つリフレツシユする。同時に
REFk＝１となることでカウンタUDCはメモリ素
子のリフレツシユクロツクMCKが入つてこれを
ダウンカウントし、カウンタ計数値つまりリフレ
ツシユ要求の蓄積数をデクリメント（−１）す
る。このときリフレツシユ要求の蓄積が１つしか
なく、ダウンカウントでカウンタUDCの計数値
が０になればオアゲートOR4の出力は０になり、
リフレツシユ信号REFkは０、メモリブロツクへ
のリフレツシユ指示は消滅する。リフレツシユ要
求の蓄積が多数あればデクリメントされてもまだ
残りがあるからオアゲートOR4，アンドゲート
AND3の出力は１、従つてオアゲートOR5の出力
REFkは１であり、メモリブロツクMBkの次の
リフレツシユ単位のリフレツシユが行なわれ、カ
ウンタUDCはデクリメントされる。これはカウ
ンタUDCの計数値が０になる迄行なわれる。但
し、この間にメモリアクセスがあるとセレクト信
号SELkが１になるのでリフレツシユ信号REFk
は強制的に０になり、リフレツシユが中断され
る。REFk＝０になるとカウンタUDCはアツプカ
ウントになるので、この間にリフレツシユクロツ
クRCKが入るとカウンタUDCは再び計数値を増
加する。中央処理装置によるメモリブロツク
MBkのアクセスが長時間連続し又は頻繁と行な
われるとカウンタUDCの計数値は次第に増大し、
やがて最大値になる（これは上述のようにメモリ
素子のリフレツシユしない時間が許容限度に達し
たことを意味する）と、アンドゲートAND1の出
力は１になり、P0は常時は０であるのでインバ
ータINV2で反転されて１になり、従つてアンド
ゲートAND2の出力RRQkが１になり、第１図の
優先順位決定回路PDにリフレツシユリクエスト
RRQを与える。
この回路PDはリフレツシユリクエストRRQを
受けると最上位のプライオリテイP0を発生し
（P0を１にし）、コントローラPCkのアンドゲー
トAND4を開いてアンドゲートAND1の１出力を
リフレツシユ信号REFkにする。従つてメモリブ
ロツクMBkではリフレツシユが行なわれる。し
かもこの系はセレクト信号SELkの影響を受けな
いので、中央処理装置からのメモリブロツク
MBkへのアクセスがあつてもそれを待たせて強
制的にリフレツシユを行なう。メモリ素子を１つ
リフレツシユするとカウンタUDCはデクリメン
トされるからアンドゲートAND1は出力を失な
い、オアゲートOR4の出力によるリフレツシユが
行なわれる。この系はメモリアクセスでリフレツ
シユ中断となるが、カウンタ計数値が最大値でな
いということはまだ余裕があるということである
から支障はない。なお、リフレツシユされるメモ
リ素子は古いもの順であるが、この管理はメモリ
ブロツクで行なう。優先順位決定回路PDへはメ
モリリクエストMRQ0〜MRQiが入力されてい
て、該リクエストに応じたプライオリテイP1〜Pj
を発生するが、これらはオアゲートOR2で纏めら
れて共通にデコーダDECに与えられ、該デコー
ダのイネーブル信号となる。従つてプライオリテ
イP1〜Pjのいずれも発生しない（全て０、メモリ
アクセスなし）ときはデコーダDECの出力SEL1
〜SELNは０となり、リフレツシユコントローラ
のアンドゲートAND3を開いている。メモリアク
セスがあつてプライオリテイP1〜Pjのとれかでも
発生すればデコーダDECはアクテイブになり、
メモリアドレスに従つてSEL1〜SELNのいずれか
を１、残りを０とする、またリフレツシユリクエ
ストRRQが入力されたら回路PDはP0＝１，P1〜
Pj＝０とし、デコーダDECによるセレクトを一
時中断させ、その間にリフレツシユを行う。
受けると最上位のプライオリテイP0を発生し
（P0を１にし）、コントローラPCkのアンドゲー
トAND4を開いてアンドゲートAND1の１出力を
リフレツシユ信号REFkにする。従つてメモリブ
ロツクMBkではリフレツシユが行なわれる。し
かもこの系はセレクト信号SELkの影響を受けな
いので、中央処理装置からのメモリブロツク
MBkへのアクセスがあつてもそれを待たせて強
制的にリフレツシユを行なう。メモリ素子を１つ
リフレツシユするとカウンタUDCはデクリメン
トされるからアンドゲートAND1は出力を失な
い、オアゲートOR4の出力によるリフレツシユが
行なわれる。この系はメモリアクセスでリフレツ
シユ中断となるが、カウンタ計数値が最大値でな
いということはまだ余裕があるということである
から支障はない。なお、リフレツシユされるメモ
リ素子は古いもの順であるが、この管理はメモリ
ブロツクで行なう。優先順位決定回路PDへはメ
モリリクエストMRQ0〜MRQiが入力されてい
て、該リクエストに応じたプライオリテイP1〜Pj
を発生するが、これらはオアゲートOR2で纏めら
れて共通にデコーダDECに与えられ、該デコー
ダのイネーブル信号となる。従つてプライオリテ
イP1〜Pjのいずれも発生しない（全て０、メモリ
アクセスなし）ときはデコーダDECの出力SEL1
〜SELNは０となり、リフレツシユコントローラ
のアンドゲートAND3を開いている。メモリアク
セスがあつてプライオリテイP1〜Pjのとれかでも
発生すればデコーダDECはアクテイブになり、
メモリアドレスに従つてSEL1〜SELNのいずれか
を１、残りを０とする、またリフレツシユリクエ
ストRRQが入力されたら回路PDはP0＝１，P1〜
Pj＝０とし、デコーダDECによるセレクトを一
時中断させ、その間にリフレツシユを行う。
このリフレツシユ方式は、メモリアクセスを優
先させて、リフレツシユ要求があつてもメモリア
クセスがあるならそれを実行してリフレツシユ要
求はいわば待ち行列としておき、メモリアクセス
のないときに該待ち行列を集中的に処理する又は
メモリアクセスの間隙を縫つて待ち行列を処理す
る、かゝる操作をメモリブロツク別に行なう、と
いうものであり、甚だ合理的、効率的である。
先させて、リフレツシユ要求があつてもメモリア
クセスがあるならそれを実行してリフレツシユ要
求はいわば待ち行列としておき、メモリアクセス
のないときに該待ち行列を集中的に処理する又は
メモリアクセスの間隙を縫つて待ち行列を処理す
る、かゝる操作をメモリブロツク別に行なう、と
いうものであり、甚だ合理的、効率的である。
発明の効果
以上述べたように本発明によれば、少量のハー
ドウエアを追加するだけでメモリアクセスをさほ
ど待たせず、必要なリフレツシユは確実に行なう
ことができるリフレツシユ制御が可能となる。ま
た１メモリブロツクを複数回のリフレツシユでリ
フレツシユ完了とし、メモリアクセスとの競合制
御は該複数のリフレツシユタイミングの各々で行
ない、競合したときは計数値が最大値以下ならメ
モリアクセスを優先してリフレツシユに要求はカ
ウントアツプするにとどめ、メモリアクセスのな
いとき連続してリフレツシユするので、弾力的な
リフレツシユ制御、メモリアクセスの間隙を縫つ
てのリフレツシユを行なうことができる。さら
に、メモリブロツクの分割を、アドレスの下位数
ビツトによるものにすれば、連続アドレスが同じ
メモリブロツク中に存在せず、中央処理装置のメ
モリアクセスの性格から、同じメモリブロツクを
集中的にアクセスすることがほぼ無くなり、より
効果的である。
ドウエアを追加するだけでメモリアクセスをさほ
ど待たせず、必要なリフレツシユは確実に行なう
ことができるリフレツシユ制御が可能となる。ま
た１メモリブロツクを複数回のリフレツシユでリ
フレツシユ完了とし、メモリアクセスとの競合制
御は該複数のリフレツシユタイミングの各々で行
ない、競合したときは計数値が最大値以下ならメ
モリアクセスを優先してリフレツシユに要求はカ
ウントアツプするにとどめ、メモリアクセスのな
いとき連続してリフレツシユするので、弾力的な
リフレツシユ制御、メモリアクセスの間隙を縫つ
てのリフレツシユを行なうことができる。さら
に、メモリブロツクの分割を、アドレスの下位数
ビツトによるものにすれば、連続アドレスが同じ
メモリブロツク中に存在せず、中央処理装置のメ
モリアクセスの性格から、同じメモリブロツクを
集中的にアクセスすることがほぼ無くなり、より
効果的である。
第１図は本発明の一実施例を示すブロツク図、
第２図はリフレツシユコントローラの詳細ブロツ
ク図である。 図中、MB1〜MBNはメモリブロツク、RC1〜
RCNはリフレツシユコントローラ、PDは優先順
位決定回路、DECはデコーダ、UDCはアツプダ
ウンカウンタである。
第２図はリフレツシユコントローラの詳細ブロツ
ク図である。 図中、MB1〜MBNはメモリブロツク、RC1〜
RCNはリフレツシユコントローラ、PDは優先順
位決定回路、DECはデコーダ、UDCはアツプダ
ウンカウンタである。
Claims (1)
- １ ダイナミツクメモリを相異なるタイミングで
独立してリフレツシユされる複数のメモリ素子か
らなるメモリブロツクの複数個で構成し、各メモ
リブロツクにリフレツシユコントローラを設け、
各リフレツシユコントローラに前記メモリ素子毎
のリフレツシユを要求するクロツクをアツプカウ
ントし、メモリ素子のリフレツシユ実行を示すク
ロツクをダウンカウントするアツプダウンカウン
タを設け、該カウンタの計数値が０と最大値の間
にあるときでかつ、当該メモリブロツクのメモリ
アクセスがないなら、リフレツシユを要求するク
ロツクが発生する毎に当該メモリブロツクのメモ
リ素子のリフレツシユを行わせ、該カウンタの計
数値がリフレツシユをしない時間の許容限度に対
応する該最大値に達したときは当該メモリブロツ
クのメモリ素子のリフレツシユをメモリアクセス
に優先して行わせることを特徴とするダイナミツ
クメモリのリフレツシユ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167881A JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167881A JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956296A JPS5956296A (ja) | 1984-03-31 |
| JPH0462158B2 true JPH0462158B2 (ja) | 1992-10-05 |
Family
ID=15857808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167881A Granted JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956296A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590712B2 (ja) * | 1993-12-02 | 1997-03-12 | 日本電気株式会社 | メモリ制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042754A (ja) * | 1973-08-20 | 1975-04-18 | ||
| JPS55178896U (ja) * | 1980-04-03 | 1980-12-22 | ||
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
-
1982
- 1982-09-27 JP JP57167881A patent/JPS5956296A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956296A (ja) | 1984-03-31 |
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