JPH0241108B2 - - Google Patents
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- JPH0241108B2 JPH0241108B2 JP56099200A JP9920081A JPH0241108B2 JP H0241108 B2 JPH0241108 B2 JP H0241108B2 JP 56099200 A JP56099200 A JP 56099200A JP 9920081 A JP9920081 A JP 9920081A JP H0241108 B2 JPH0241108 B2 JP H0241108B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- access
- time monitoring
- monitoring means
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
本発明は、ダイナミツク型MOS RAMを用い
たメインメモリのリフレツシユ制御方式に関す
る。 一般の汎用計算機システムに於けるメインメモ
リのリフレツシユ制御は、できるだけ処理装置
（例えば中央処理装置CPU或いはチヤネルプロセ
ツサCHP）のアクセスの支障とならない様に低
い優先度でインターリーブ単位に行なわれ、ある
一定の期間内に1LN（LNはライン）分が終了する
様に時間監視を行なつている。ここでインターリ
ーブとは、経済性等の理由で比較的動作速度の遅
いRAMを用いたときに、スループツトを向上さ
せる目的でメインメモリを個々に制御可能な多数
のブロツクに分割して扱う、その各ブロツクを指
し、1IL（ILはインターリーブ）は例えば8B（Ｂは
バイト）毎の区切りと定義される。また1LMとは、
例えば64KRAMであれば256LM×256b（ｂはビツ
ト）のマトリクスで構成されるのでそのうちの
1LM、つまり256bのセル列を指す。但し、一般に
大容量のメインメモリは多数のRAM素子（64K
RAM等を指す）を用いるので、各RAM素子に
共通のラインを総称して単に1LMという。 上述したリフレツシユ制御方式は、時間監視の
結果残りの時間が少なくなつてくると、低い優先
度を高い方へ変更し、一定期間内にリフレツシユ
が終了する事を保障している。ところがこのリフ
レツシユ方式を科学技術専用の特殊な計算機、例
えばベクトルプロセツサにそのまゝ適用すると次
の様な問題を生じる。(1)一般にベクトル演算に於
けるメインメモリのアクセスは、アドレス上連続
するデータを高速に、かつ高いスループツトでア
クセスする事が要求される。しかし、リフレツシ
ユをインターリーブ単位で行なうと、上期一定期
間に於て全インターリーブ数と等しい回数だけ特
定インターリーブを“BUSY”にしなければな
らない。従つて、ベクトルユニツトからメインメ
モリへのアクセスがリフレツシユによつて邪魔さ
れる確率は汎用計算機と比較して高くなる。(2)し
かも、ベクトルプロセツサではメインメモリへの
アクセスのスループツトを向上させるために、イ
ンターリーブ数を増加する傾向にあるので(1)の問
題がより大きくなる。 本発明は、ベクトルプロセツサのようにメイン
メモリに頻繁にアクセスする性質を持つシステム
で、該アクセスに対する妨害を極力抑圧する形で
リフレツシユしようとするもので、その特徴とす
るところはダイナミツク型のランダムアクセスメ
モリ素子で構成されたメインメモリを複数のイン
ターリーブに分割して各インターリーブを独立に
アクセス可能としたシステムの該メインメモリの
リフレツシユ制御方式において、リフレツシユ時
には全てのインターリーブに同時にアクセスして
各メモリ素子内のセルをライン単位でリフレツシ
ユするようにし、また各ライン毎に割当てられた
一定のリフレツシユ周期内では必ず一回該当する
ラインのリフレツシユを行い、更に、予め決めら
れた第１のサイクル数を必要とするメモリアクセ
スが、前記サイクル間行われなかつたことを判定
する第１の時間監視手段と、前記第１のサイクル
数と異なる第２のサイクル数を必要とするメモリ
アクセスが、前記第２のサイクル間に行われなか
つたことを判定する第２の時間監視手段を設け、
該リフレツシユ周期を３期間に区切り、前記通常
のメモリアクセスに対するリフレツシユの優先度
を、前記区切られた３期間毎に優先度を設け、前
記区切られた３期間の内の先頭の第１期間は、メ
モリへのアクセスを優先し、前記第１の時間監視
手段及び第２の時間監視手段が、それぞれアクセ
スが行われなかつたことを判定した時にリフレツ
シユを行い、前記区切られた３期間の内の第２の
期間に於いて第１の時間監視手段又は第２の時間
監視手段何れかがアクセスが行われていないこと
を検出した時に、メモリへのアクセスを禁止し、
その後前記第１の時間監視手段およひ第２の時間
監視手段が、それぞれアクセスが行われなかつた
ことを判定した時にリフレツシユを行い、前記区
切られた３期間の内の最後の第３期間では、第２
の期間で第１の時間監視手段と第２の時間監視手
段が、何れもアクセスが行われていないことを検
出しなかつた時に、メモリに対するアクセスを禁
止し、その後前記第１の時間監視手段及び第２の
時間監視手段が、それぞれアクセスが行われなか
つたことを判定した時にリフレツシユを行い、通
常のメモリアクセスに対するリフレツシユの優先
度を該リフレツシユ周期の始めは低くそして終わ
りにかけて高くなる様にして、該リフレツシユ周
期内の最適リフレツシユ時期を決定する点にあ
る。以下、図示の実施例を参照しながらこれを詳
細に説明する。 前述したように64KビツトRAM素子は256LM×
256bのマトリクスで構成され、１回のリフレツシ
ユで1LM（256b）がリフレツシユされる。従つて１
個のRAM素子全体をリフレツシユしようとする
と256回のリフレツシユが必要となる。例えば１
個のRAM素子全体のリフレツシユ間隔が最大
16msとすれば、このRAM素子に対して16ms内に
256回、つまり62〓s内に１回の割合で各ラインに
対するリフレツシユ処理を順番に行なわなければ
ならない。一般のリフレツシユ時間監視制御は、
ハードウエア量の減少と制御の簡単化のために
1IL単位に行なわれている。つまり、システム内
に存在するすべての上記RAM素子の1LMが62〓sで
リフレツシユされるように制御する。 第１図は256MB容量（MBはメガバイト）のメ
インメモリMSの構成図で、256ILに分割された例
である。1ILは8B（本例では72ビツト）であり、ま
た斜線部は１個の64KbRAM素子である。従つて
32ILは32×8B×２×64Kビツトである。メモリコン
トロールユニツトMCUからメインメモリMSへ
のアクセススループツトは8B×８／サイクルであ
り、各メモリアクセスコントローラMACはそれ
ぞれ32ILを制御対象とする。MCUには256ILの
“BUSY”状態を個々に監視する。256ビツトの
“BUSY”フラグFG0〜FG255があつて、このフラ
グが“オフ”にインターリーブに対してのみアク
セスを起動する事ができる。８台のMAC＃０〜
＃７はMCUによつて指定されたアドレスを使つ
て各32ILの中の１個に対して毎サイクル8B単位の
アクセスを起動する事ができる。 本発明では１度に256IL×8B（72ビツト）×２を
リフレツシユする。この領域が破線で示すAR1、
AR2であり、１回のリフレツシユでは従来の256
倍に相当する。MCUが８台のMAC＃０〜＃７に
対して同時にリフレツシユを起動すると、それぞ
れのMACは自分自身に接続されている32IL×8B
（72ビツト）×２のすべてのRAM素子の1LNをリフ
レツシユする。このときMCUはリフレツシユに
よる“BUSY”が解除されるまでの一定期間メ
インメモリMSへのアクセスを禁止する。又、
MCUはリフレツシユを起動する際にも一定期間
メインメモリMSのアクセスを禁止する。これは
リフレツシユが通常のアクセスと重ならないよう
にするためであるが、あまり禁止する時間が長く
なると性能上の問題が生じるため、MCUがメイ
ンメモリMSに対してアクセスを起動していない
期間を時間監視して、できるだけ空き時間を使つ
てリフレツシユするようにする。 第２図はMCUがアクセスを起動していない期
間の時間監視回路である。メインメモリを構成す
る１個のインターリーブのサイクルタイムを24サ
イクルとすると、パーシヤルライトでは48サイク
ルとなる。第２図の回路ではパーシヤルライトが
48サイクル起動されなかつたことをカウンタ
CNT1で、またすべてのアクセスが24サイクル起
動されなかつたことをカウンタCNT2で検出す
る。リフレツシユを起動する際には、すべてのイ
ンターリーブが“BUSY”でない状態を作る必
要があるため、最悪では48サイクルの間メインメ
モリMSへのアクセスを禁止しなければならな
い。この禁止期間を短縮化するため、ある一定期
間（本例では62に〓s）に上記アクセスが起動され
ていないサイクル数を検出することにより、空き
時間に積極的にリフレツシユを起動する。第３図
はこのリフレツシユの起動アルゴリズムを表わし
たものである。つまりNPW検出用カウンタ
CNT1はオアゲートG1の出力が０のときにカウン
トアツプ（＋１）し、１のときにセツトされる
（ALL“０”が書込まれる）。オアゲートG1のの出
力が０となるのは２入力PW Ｇ、＋REF Ｇ
が共に０のときで、これ以外では出力は１であ
る。＋PW Ｇはパーシヤルライトが起動された
ときに１になり、また＋REF Ｇはリフレツシ
ユが起動されたときに１となる。従つてカウンタ
CNT1の出力NPW48はパーシヤルライトが起動
されない期間が連続して48サイクルになると１と
なる。これに対してNMA検出用カウンタCNT2
はパーシヤルライト、ストア、フルストア、フエ
ツチ等の全てのアクセスを監視するもので、オア
ゲートG2の０出力でカウントアツプ（＋１）し、
１出力でリセツトされる（ALL“０”が書込まれ
る）。オアゲートG2の２入力は＋MA Ｇであ
り、＋MA Ｇは何らかのメモリアクセスがあれ
ば１となる。従つて、カウンタCNT2の出力
NMA24は全てのアクセスがない期間が連続して
24サイクルに達すると１になる。 第３図に示すリフレツシユの起動アルゴリズム
は３種類のモード（期間）Ａ、Ｂ、Ｃを有する。
期間はＡは62〓sの最も早い時期であり、この間は
リフレツシユの優先度を最も低くして、他のアク
セスを優先する。但し、この期間でも他のアクセ
スが全くなければリフレツシユしてもよいので、
NPW48、NMA24が共に１となれば全インター
リーブが“BUSY”でないので直ちにリフレツ
シユする。この時はリフレツシユ起動のためにア
クセスを禁止する期間は下表に示すように不要で
ある。
たメインメモリのリフレツシユ制御方式に関す
る。 一般の汎用計算機システムに於けるメインメモ
リのリフレツシユ制御は、できるだけ処理装置
（例えば中央処理装置CPU或いはチヤネルプロセ
ツサCHP）のアクセスの支障とならない様に低
い優先度でインターリーブ単位に行なわれ、ある
一定の期間内に1LN（LNはライン）分が終了する
様に時間監視を行なつている。ここでインターリ
ーブとは、経済性等の理由で比較的動作速度の遅
いRAMを用いたときに、スループツトを向上さ
せる目的でメインメモリを個々に制御可能な多数
のブロツクに分割して扱う、その各ブロツクを指
し、1IL（ILはインターリーブ）は例えば8B（Ｂは
バイト）毎の区切りと定義される。また1LMとは、
例えば64KRAMであれば256LM×256b（ｂはビツ
ト）のマトリクスで構成されるのでそのうちの
1LM、つまり256bのセル列を指す。但し、一般に
大容量のメインメモリは多数のRAM素子（64K
RAM等を指す）を用いるので、各RAM素子に
共通のラインを総称して単に1LMという。 上述したリフレツシユ制御方式は、時間監視の
結果残りの時間が少なくなつてくると、低い優先
度を高い方へ変更し、一定期間内にリフレツシユ
が終了する事を保障している。ところがこのリフ
レツシユ方式を科学技術専用の特殊な計算機、例
えばベクトルプロセツサにそのまゝ適用すると次
の様な問題を生じる。(1)一般にベクトル演算に於
けるメインメモリのアクセスは、アドレス上連続
するデータを高速に、かつ高いスループツトでア
クセスする事が要求される。しかし、リフレツシ
ユをインターリーブ単位で行なうと、上期一定期
間に於て全インターリーブ数と等しい回数だけ特
定インターリーブを“BUSY”にしなければな
らない。従つて、ベクトルユニツトからメインメ
モリへのアクセスがリフレツシユによつて邪魔さ
れる確率は汎用計算機と比較して高くなる。(2)し
かも、ベクトルプロセツサではメインメモリへの
アクセスのスループツトを向上させるために、イ
ンターリーブ数を増加する傾向にあるので(1)の問
題がより大きくなる。 本発明は、ベクトルプロセツサのようにメイン
メモリに頻繁にアクセスする性質を持つシステム
で、該アクセスに対する妨害を極力抑圧する形で
リフレツシユしようとするもので、その特徴とす
るところはダイナミツク型のランダムアクセスメ
モリ素子で構成されたメインメモリを複数のイン
ターリーブに分割して各インターリーブを独立に
アクセス可能としたシステムの該メインメモリの
リフレツシユ制御方式において、リフレツシユ時
には全てのインターリーブに同時にアクセスして
各メモリ素子内のセルをライン単位でリフレツシ
ユするようにし、また各ライン毎に割当てられた
一定のリフレツシユ周期内では必ず一回該当する
ラインのリフレツシユを行い、更に、予め決めら
れた第１のサイクル数を必要とするメモリアクセ
スが、前記サイクル間行われなかつたことを判定
する第１の時間監視手段と、前記第１のサイクル
数と異なる第２のサイクル数を必要とするメモリ
アクセスが、前記第２のサイクル間に行われなか
つたことを判定する第２の時間監視手段を設け、
該リフレツシユ周期を３期間に区切り、前記通常
のメモリアクセスに対するリフレツシユの優先度
を、前記区切られた３期間毎に優先度を設け、前
記区切られた３期間の内の先頭の第１期間は、メ
モリへのアクセスを優先し、前記第１の時間監視
手段及び第２の時間監視手段が、それぞれアクセ
スが行われなかつたことを判定した時にリフレツ
シユを行い、前記区切られた３期間の内の第２の
期間に於いて第１の時間監視手段又は第２の時間
監視手段何れかがアクセスが行われていないこと
を検出した時に、メモリへのアクセスを禁止し、
その後前記第１の時間監視手段およひ第２の時間
監視手段が、それぞれアクセスが行われなかつた
ことを判定した時にリフレツシユを行い、前記区
切られた３期間の内の最後の第３期間では、第２
の期間で第１の時間監視手段と第２の時間監視手
段が、何れもアクセスが行われていないことを検
出しなかつた時に、メモリに対するアクセスを禁
止し、その後前記第１の時間監視手段及び第２の
時間監視手段が、それぞれアクセスが行われなか
つたことを判定した時にリフレツシユを行い、通
常のメモリアクセスに対するリフレツシユの優先
度を該リフレツシユ周期の始めは低くそして終わ
りにかけて高くなる様にして、該リフレツシユ周
期内の最適リフレツシユ時期を決定する点にあ
る。以下、図示の実施例を参照しながらこれを詳
細に説明する。 前述したように64KビツトRAM素子は256LM×
256bのマトリクスで構成され、１回のリフレツシ
ユで1LM（256b）がリフレツシユされる。従つて１
個のRAM素子全体をリフレツシユしようとする
と256回のリフレツシユが必要となる。例えば１
個のRAM素子全体のリフレツシユ間隔が最大
16msとすれば、このRAM素子に対して16ms内に
256回、つまり62〓s内に１回の割合で各ラインに
対するリフレツシユ処理を順番に行なわなければ
ならない。一般のリフレツシユ時間監視制御は、
ハードウエア量の減少と制御の簡単化のために
1IL単位に行なわれている。つまり、システム内
に存在するすべての上記RAM素子の1LMが62〓sで
リフレツシユされるように制御する。 第１図は256MB容量（MBはメガバイト）のメ
インメモリMSの構成図で、256ILに分割された例
である。1ILは8B（本例では72ビツト）であり、ま
た斜線部は１個の64KbRAM素子である。従つて
32ILは32×8B×２×64Kビツトである。メモリコン
トロールユニツトMCUからメインメモリMSへ
のアクセススループツトは8B×８／サイクルであ
り、各メモリアクセスコントローラMACはそれ
ぞれ32ILを制御対象とする。MCUには256ILの
“BUSY”状態を個々に監視する。256ビツトの
“BUSY”フラグFG0〜FG255があつて、このフラ
グが“オフ”にインターリーブに対してのみアク
セスを起動する事ができる。８台のMAC＃０〜
＃７はMCUによつて指定されたアドレスを使つ
て各32ILの中の１個に対して毎サイクル8B単位の
アクセスを起動する事ができる。 本発明では１度に256IL×8B（72ビツト）×２を
リフレツシユする。この領域が破線で示すAR1、
AR2であり、１回のリフレツシユでは従来の256
倍に相当する。MCUが８台のMAC＃０〜＃７に
対して同時にリフレツシユを起動すると、それぞ
れのMACは自分自身に接続されている32IL×8B
（72ビツト）×２のすべてのRAM素子の1LNをリフ
レツシユする。このときMCUはリフレツシユに
よる“BUSY”が解除されるまでの一定期間メ
インメモリMSへのアクセスを禁止する。又、
MCUはリフレツシユを起動する際にも一定期間
メインメモリMSのアクセスを禁止する。これは
リフレツシユが通常のアクセスと重ならないよう
にするためであるが、あまり禁止する時間が長く
なると性能上の問題が生じるため、MCUがメイ
ンメモリMSに対してアクセスを起動していない
期間を時間監視して、できるだけ空き時間を使つ
てリフレツシユするようにする。 第２図はMCUがアクセスを起動していない期
間の時間監視回路である。メインメモリを構成す
る１個のインターリーブのサイクルタイムを24サ
イクルとすると、パーシヤルライトでは48サイク
ルとなる。第２図の回路ではパーシヤルライトが
48サイクル起動されなかつたことをカウンタ
CNT1で、またすべてのアクセスが24サイクル起
動されなかつたことをカウンタCNT2で検出す
る。リフレツシユを起動する際には、すべてのイ
ンターリーブが“BUSY”でない状態を作る必
要があるため、最悪では48サイクルの間メインメ
モリMSへのアクセスを禁止しなければならな
い。この禁止期間を短縮化するため、ある一定期
間（本例では62に〓s）に上記アクセスが起動され
ていないサイクル数を検出することにより、空き
時間に積極的にリフレツシユを起動する。第３図
はこのリフレツシユの起動アルゴリズムを表わし
たものである。つまりNPW検出用カウンタ
CNT1はオアゲートG1の出力が０のときにカウン
トアツプ（＋１）し、１のときにセツトされる
（ALL“０”が書込まれる）。オアゲートG1のの出
力が０となるのは２入力PW Ｇ、＋REF Ｇ
が共に０のときで、これ以外では出力は１であ
る。＋PW Ｇはパーシヤルライトが起動された
ときに１になり、また＋REF Ｇはリフレツシ
ユが起動されたときに１となる。従つてカウンタ
CNT1の出力NPW48はパーシヤルライトが起動
されない期間が連続して48サイクルになると１と
なる。これに対してNMA検出用カウンタCNT2
はパーシヤルライト、ストア、フルストア、フエ
ツチ等の全てのアクセスを監視するもので、オア
ゲートG2の０出力でカウントアツプ（＋１）し、
１出力でリセツトされる（ALL“０”が書込まれ
る）。オアゲートG2の２入力は＋MA Ｇであ
り、＋MA Ｇは何らかのメモリアクセスがあれ
ば１となる。従つて、カウンタCNT2の出力
NMA24は全てのアクセスがない期間が連続して
24サイクルに達すると１になる。 第３図に示すリフレツシユの起動アルゴリズム
は３種類のモード（期間）Ａ、Ｂ、Ｃを有する。
期間はＡは62〓sの最も早い時期であり、この間は
リフレツシユの優先度を最も低くして、他のアク
セスを優先する。但し、この期間でも他のアクセ
スが全くなければリフレツシユしてもよいので、
NPW48、NMA24が共に１となれば全インター
リーブが“BUSY”でないので直ちにリフレツ
シユする。この時はリフレツシユ起動のためにア
クセスを禁止する期間は下表に示すように不要で
ある。
【表】
期間Ｂは62μsの中間的な期間で、期間Ａよりは
リフレツシユの優先度を高くする。つまり、
NPW48、NMA24の一方が１になつたら以後の
アクセスを禁止し、その後NPW48、NMA24が
共に１になつた時点でリフレツシユを起動する。
従つて、この場合にはリフレツシユ起動のための
アクセス禁止期間は上表に示すように１〜24サイ
クルであり、この期間が時間監視される。期間Ｃ
は62〓sの最終的な期間で、最も優先度が高い。つ
まり、期間Ａ、Ｂで見送られたリフレツシユは、
期間Ｃで必ず実行しなければならない。このため
にはNPW48、NMA24が上表に示すように共に
０でも強制的に以後のメモリアクセスを禁止し、
その後２〜48サイクルを経てNPW48、NMA24
が共に１になつたらリフレツシユを起動する。 以上述べたように本発明によれば、リフレツシ
ユを起動した際のプロセツサに対する１回の影響
度は大きくなるが、その回数は減少するので、全
体としての悪影響は小さくなる。特にベクトルプ
ロセツサにように、常時メインメモリに対しアク
セスする可能性の高いシステムに於ては、その効
果が大きい。またベクトルプロセツサでは、メイ
ンメモリへのアクセスのスループツト向上をさせ
るため、インターリーブ数を大きな値に設定する
が、本発明によればインターリーブ数に無関係に
リフレツシユを行なうので、インターリーブ数増
加による悪影響はなくなる。 また第２図、第３図で説明したようにメモリア
クセス状態を検出し、リフレツシユ周期を３期間
Ａ、Ｂ、Ｃに分けて、経過時間とメモリアクセス
状態に応じて、アクセス禁止時間を設定しまたは
せずに、リフレツシユ起動を制御するようにした
ので、結果としてメモリアクセスを禁止する時間
が短くなり、性能の向上を図ることができる。
リフレツシユの優先度を高くする。つまり、
NPW48、NMA24の一方が１になつたら以後の
アクセスを禁止し、その後NPW48、NMA24が
共に１になつた時点でリフレツシユを起動する。
従つて、この場合にはリフレツシユ起動のための
アクセス禁止期間は上表に示すように１〜24サイ
クルであり、この期間が時間監視される。期間Ｃ
は62〓sの最終的な期間で、最も優先度が高い。つ
まり、期間Ａ、Ｂで見送られたリフレツシユは、
期間Ｃで必ず実行しなければならない。このため
にはNPW48、NMA24が上表に示すように共に
０でも強制的に以後のメモリアクセスを禁止し、
その後２〜48サイクルを経てNPW48、NMA24
が共に１になつたらリフレツシユを起動する。 以上述べたように本発明によれば、リフレツシ
ユを起動した際のプロセツサに対する１回の影響
度は大きくなるが、その回数は減少するので、全
体としての悪影響は小さくなる。特にベクトルプ
ロセツサにように、常時メインメモリに対しアク
セスする可能性の高いシステムに於ては、その効
果が大きい。またベクトルプロセツサでは、メイ
ンメモリへのアクセスのスループツト向上をさせ
るため、インターリーブ数を大きな値に設定する
が、本発明によればインターリーブ数に無関係に
リフレツシユを行なうので、インターリーブ数増
加による悪影響はなくなる。 また第２図、第３図で説明したようにメモリア
クセス状態を検出し、リフレツシユ周期を３期間
Ａ、Ｂ、Ｃに分けて、経過時間とメモリアクセス
状態に応じて、アクセス禁止時間を設定しまたは
せずに、リフレツシユ起動を制御するようにした
ので、結果としてメモリアクセスを禁止する時間
が短くなり、性能の向上を図ることができる。
第１図は本発明の一実施例を示す説明図、第２
図は時間監視回路の構成図、第３図はリフレツシ
ユの起動アルゴリズムを示す説明図である。 図中、MSはメインメモリ、ILはインターリー
ブである。
図は時間監視回路の構成図、第３図はリフレツシ
ユの起動アルゴリズムを示す説明図である。 図中、MSはメインメモリ、ILはインターリー
ブである。
Claims (1)
- 【特許請求の範囲】 １ ダイナミツク型のランダムアクセスメモリ素
子で構成されたメインメモリを複数のインターリ
ーブに分割して各インターリーブを独立にアクセ
ス可能としたシステムの該メインメモリのリフレ
ツシユ制御方式において、 リフレツシユ時には全てのインターリーブに同
時にアクセスして各メモリ素子内のセルをライン
単位でリフレツシユするようにし、 また各ライン毎に割当てられた一定のリフレツ
シユ周期内では必ず一回該当するラインのリフレ
ツシユを行い、 更に、予め決められた第１のサイクル数を必要
とするメモリアクセスが、前記サイクル間行われ
なかつたことを判定する第１の時間監視手段と、 前記第１のサイクル数と異なる第２のサイクル
数を必要とするメモリアクセスが、前記第２のサ
イクル間に行われなかつたことを判定する第２の
時間監視手段を設け、 該リフレツシユ周期を３期間に区切り、前記通
常のメモリアクセスに対するリフレツシユの優先
度を、前記区切られた３期間毎に優先度を設け、 前記区切られた３期間の内の先頭の第１期間
は、メモリへのアクセスを優先し、前記第１の時
間監視手段及び第２の時間監視手段が、それぞれ
アクセスが行われなかつたことを判定した時にリ
フレツシユを行い、 前記区切られた３期間の内の第２の期間に於い
て第１の時間監視手段又は第２の時間監視手段何
れかがアクセスが行われていないことを検出した
時に、メモリへのアクセスを禁止し、その後前記
第１の時間監視手段およひ第２の時間監視手段
が、それぞれアクセスが行われなかつたことを判
定した時にリフレツシユを行い、 前記区切られた３期間の内の最後の第３期間で
は、第２の期間で第１の時間監視手段と第２の時
間監視手段が、何れもアクセスが行われていない
ことを検出しなかつた時に、メモリに対するアク
セスを禁止し、その後前記第１の時間監視手段及
び第２の時間監視手段が、それぞれアクセスが行
われなかつたことを判定した時にリフレツシユを
行い、 通常のメモリアクセスに対するリフレツシユの
優先度を該リフレツシユ周期の始めは低くそして
終わりにかけて高くなる様にして、該リフレツシ
ユ周期内の最適リフレツシユ時期を決定すること
を特徴とするメインメモリのリフレツシユ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099200A JPS581887A (ja) | 1981-06-26 | 1981-06-26 | メインメモリのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099200A JPS581887A (ja) | 1981-06-26 | 1981-06-26 | メインメモリのリフレッシュ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581887A JPS581887A (ja) | 1983-01-07 |
| JPH0241108B2 true JPH0241108B2 (ja) | 1990-09-14 |
Family
ID=14241002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099200A Granted JPS581887A (ja) | 1981-06-26 | 1981-06-26 | メインメモリのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581887A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156262A (ja) * | 1983-02-25 | 1984-09-05 | Eitaro Suzuki | 麺帯圧延自動調整方法及びその装置 |
| US7617356B2 (en) * | 2002-12-31 | 2009-11-10 | Intel Corporation | Refresh port for a dynamic memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345944A (en) * | 1976-10-06 | 1978-04-25 | Nec Corp | Refresh control system |
| JPS5461845A (en) * | 1977-10-27 | 1979-05-18 | Toshiba Corp | Refresh control system |
-
1981
- 1981-06-26 JP JP56099200A patent/JPS581887A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581887A (ja) | 1983-01-07 |
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