JPH0462175B2 - - Google Patents
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- Publication number
- JPH0462175B2 JPH0462175B2 JP57152295A JP15229582A JPH0462175B2 JP H0462175 B2 JPH0462175 B2 JP H0462175B2 JP 57152295 A JP57152295 A JP 57152295A JP 15229582 A JP15229582 A JP 15229582A JP H0462175 B2 JPH0462175 B2 JP H0462175B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- conductivity type
- source
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
産業上利用分野
本発明は相互コンダクタンスが大きくでき、大
電流かつ高耐圧に耐える電力用の接合型電界効果
半導体装置に関するものである。
電流かつ高耐圧に耐える電力用の接合型電界効果
半導体装置に関するものである。
従来例の構成とその問題点
接合型電界効果トランジスタ（以下Ｊ−FET
と略称する）は、高入力インピーダンスの回路素
子或いは、低雑音増幅素子として広く使用されて
いる。ところで従来のＪ−FETは、平面的にＪ
−FETの活性領域の面積が大きい割に相互コン
ダクタンスgmが低く、逆に相当大きい相互コン
ダクタンスgmを得ようとすると、かなり大きな
面積が必要であり、歩留の低下、コスト高を招く
傾向にあり、問題であつた。さらに大電流・高耐
圧に耐えるように大電力化を計ろうとしても限界
があり、なかなか大電力用のものを得ることがで
きない欠点をもつている。
と略称する）は、高入力インピーダンスの回路素
子或いは、低雑音増幅素子として広く使用されて
いる。ところで従来のＪ−FETは、平面的にＪ
−FETの活性領域の面積が大きい割に相互コン
ダクタンスgmが低く、逆に相当大きい相互コン
ダクタンスgmを得ようとすると、かなり大きな
面積が必要であり、歩留の低下、コスト高を招く
傾向にあり、問題であつた。さらに大電流・高耐
圧に耐えるように大電力化を計ろうとしても限界
があり、なかなか大電力用のものを得ることがで
きない欠点をもつている。
従来のＪ−FETの構想は、たとえば第１図の
断面図で示すように、Ｐ型シリコン基板１の上に
Ｎ型のエピタキシヤル層２を形成し、このエピタ
キシヤル層２にP+型分離拡散領域３とP+型の上
部ゲート拡散領域４及びN+型のソース・ドレイ
ン領域５，６をそれぞれ形成し、さらに上部ゲー
ト拡散領域４とシリコン基板１とは互いに構造的
に接続され、そして、外部電極として、ソース・
ゲート・ドレインの各電極７，８，９を配した構
造である。なお、表面保護膜１０は通常、二酸化
シリコン（SiO2）である。この構造のＪ−FET
は前に記したように平面的に面積が大きいわりに
相互コンダクタンスgmが低く大電力を得ること
が困難である。
断面図で示すように、Ｐ型シリコン基板１の上に
Ｎ型のエピタキシヤル層２を形成し、このエピタ
キシヤル層２にP+型分離拡散領域３とP+型の上
部ゲート拡散領域４及びN+型のソース・ドレイ
ン領域５，６をそれぞれ形成し、さらに上部ゲー
ト拡散領域４とシリコン基板１とは互いに構造的
に接続され、そして、外部電極として、ソース・
ゲート・ドレインの各電極７，８，９を配した構
造である。なお、表面保護膜１０は通常、二酸化
シリコン（SiO2）である。この構造のＪ−FET
は前に記したように平面的に面積が大きいわりに
相互コンダクタンスgmが低く大電力を得ること
が困難である。
最近大電力用のＪ−FETとして注目されてい
る静電誘導型トランジスタ（以下SITと略称す
る）の構造はたとえば、第２図で示すようにＮ型
の半導体基板１１の他方の主面にN+型の低抵抗
領域を設けてドレイン領域１２とし、一方の主面
にはＮ型基板１１の一部領域を囲むようにＰ型の
ゲート領域１３を埋込み形成し、このＰ型領域１
３に接続されたP+型ゲート電極領域１４および
これらゲート領域１３，１４で囲まれたＮ型の領
域内にN+型ソース領域１５を設け、ソース・ゲ
ート・ドレインの各電極１６，１７，１８を配し
た構造である。このSITは、キヤリヤが基板面に
垂直方向に流れゲートによる電流の制御性が十分
でないため、ドレイン電流は飽和せず、三極管特
性のような特性を示し、使用上に制限がある。す
なわち、従来のＪ−FETは、五極管特性を有し
ているが、面積のわりにgmが低く、高電流高耐
圧の大電力化にも限界があり、且つ、高耐圧且し
ても、高い使用電圧ではケートリークを生じ、雑
音特性を損い易く、実用上の使用電圧は低くなる
と云う欠点を有していた。
る静電誘導型トランジスタ（以下SITと略称す
る）の構造はたとえば、第２図で示すようにＮ型
の半導体基板１１の他方の主面にN+型の低抵抗
領域を設けてドレイン領域１２とし、一方の主面
にはＮ型基板１１の一部領域を囲むようにＰ型の
ゲート領域１３を埋込み形成し、このＰ型領域１
３に接続されたP+型ゲート電極領域１４および
これらゲート領域１３，１４で囲まれたＮ型の領
域内にN+型ソース領域１５を設け、ソース・ゲ
ート・ドレインの各電極１６，１７，１８を配し
た構造である。このSITは、キヤリヤが基板面に
垂直方向に流れゲートによる電流の制御性が十分
でないため、ドレイン電流は飽和せず、三極管特
性のような特性を示し、使用上に制限がある。す
なわち、従来のＪ−FETは、五極管特性を有し
ているが、面積のわりにgmが低く、高電流高耐
圧の大電力化にも限界があり、且つ、高耐圧且し
ても、高い使用電圧ではケートリークを生じ、雑
音特性を損い易く、実用上の使用電圧は低くなる
と云う欠点を有していた。
発明の目的
本発明は従来のＪ−FETと同じく五極管特性
或いはそれに近い特性を有し、その上に、面積当
たりのgmを上げ、高ゲインが得られそれと共に
低雑音化が実現でき、さらにパリポーラ・トラン
ジスタのように大電流・高耐圧の大電力化がで
き、且つ耐圧に近い使用電圧を可能にするような
Ｊ−FETを提供せんとするものである。
或いはそれに近い特性を有し、その上に、面積当
たりのgmを上げ、高ゲインが得られそれと共に
低雑音化が実現でき、さらにパリポーラ・トラン
ジスタのように大電流・高耐圧の大電力化がで
き、且つ耐圧に近い使用電圧を可能にするような
Ｊ−FETを提供せんとするものである。
発明の構成
本発明はキヤリヤの流れを基板面に平行な領域
と垂直な領域とに導びくような構造として面積当
たりのチヤンネル断面を拡大したことにある。す
なわち、本発明はソース・ゲートの関係は平面的
に配置した構成となし、一方、ドレインは基板側
に設けたもので、したがつて、キヤリヤの流れと
してはソースから、一旦、基板面に平行な横方向
に、上部ゲートの下を流れるようにし、ついでこ
のキヤリヤの流れを折り曲げてゲートとゲートの
間を基板面と垂直に流れるようにしたものであ
る。この構成により、相互コンダクタンスが大き
くなり、大電流、高耐圧の大電力化が達成でき
る。
と垂直な領域とに導びくような構造として面積当
たりのチヤンネル断面を拡大したことにある。す
なわち、本発明はソース・ゲートの関係は平面的
に配置した構成となし、一方、ドレインは基板側
に設けたもので、したがつて、キヤリヤの流れと
してはソースから、一旦、基板面に平行な横方向
に、上部ゲートの下を流れるようにし、ついでこ
のキヤリヤの流れを折り曲げてゲートとゲートの
間を基板面と垂直に流れるようにしたものであ
る。この構成により、相互コンダクタンスが大き
くなり、大電流、高耐圧の大電力化が達成でき
る。
実施例の説明
本発明のＪ−FETを第３図、第４図を用いて
説明する。尚、第３図は構造断面図、第４図は平
面図である。第３図で示す本発明のＪ−FETは
図示するように低抵抗のN+型シリコン基板１２
を用い、この基板の上に、Ｎ型のエピタキシヤル
層１１ａを形成する。次に、Ｎ型エピタキシヤル
層１１ａの一部にＰ型埋込み領域１３を形成し、
その上にさらにＮ型エピタキシヤル層１１ｂを形
成する。そして、このＮ型層１１ｂの中に、前記
のＰ型埋込み領域１３に達するように形成された
P+型の分離ゲート拡散領域１４とN+型のソース
拡散領域２０，２１および上部ゲート拡散領域１
９を形成する。なお、上部ゲート拡散領域１９と
P+型分離ゲート拡散領域１４とを、第４図に示
すように内部で拡散領域が互いに重なるようにな
して、構造的に接続させる。外部電極としてはソ
ース・ゲート・ドレインの各電極１６，１７，１
８をそれぞれ金属層で配した構造である。
説明する。尚、第３図は構造断面図、第４図は平
面図である。第３図で示す本発明のＪ−FETは
図示するように低抵抗のN+型シリコン基板１２
を用い、この基板の上に、Ｎ型のエピタキシヤル
層１１ａを形成する。次に、Ｎ型エピタキシヤル
層１１ａの一部にＰ型埋込み領域１３を形成し、
その上にさらにＮ型エピタキシヤル層１１ｂを形
成する。そして、このＮ型層１１ｂの中に、前記
のＰ型埋込み領域１３に達するように形成された
P+型の分離ゲート拡散領域１４とN+型のソース
拡散領域２０，２１および上部ゲート拡散領域１
９を形成する。なお、上部ゲート拡散領域１９と
P+型分離ゲート拡散領域１４とを、第４図に示
すように内部で拡散領域が互いに重なるようにな
して、構造的に接続させる。外部電極としてはソ
ース・ゲート・ドレインの各電極１６，１７，１
８をそれぞれ金属層で配した構造である。
以上の構成からなるＪ−FETは、上記説明か
らも明らかなように、ソース・ゲートの構造が、
基本的には平面配置構造であり、したがつて、こ
の部分では従来と基本的に同じでキヤリヤはソー
ス領域２０，２１から、基板面に平行で横方向に
上部ゲート領域１９の下で、埋込み領域１３との
間のＮ領域１１ｂ中を流れ、２つのゲートの間を
流れたキヤリヤは、ゲートとゲートの間のチヤン
ネルの領域で合流し、基板面と垂直方向のドレイ
ン領域１２側に流れるようにしたものである。こ
のようにして相互コンダクタンスgmを大きくし、
低雑音化が実現でき、且つ、Ｎ型エピタキシヤル
層１１ａ，１１ｂの比抵抗を上げることにより、
大電流高耐圧の大電力Ｊ−FETを可能にする。
さらに、ソースさらドレインのチヤンネル長さを
長くすることができ、高印加電圧をソースドレイ
ン間に印加してもチヤンネル内の電界が弱くなり
ゲートリーク電流が小さくなり、耐圧に近い使用
電圧を可能にする。なお、第４図の平面形状では
上部ゲート拡散領域１９が、平行なストライプ状
であるが、これを第５図のように、リング状の領
域１９に設定することもできる。この場合、外側
のP+型分離ゲート領域１４とはたとえば、アル
ミニウムの配線用電極層２２で接続して用いられ
る。尚、第５図において第４図と同一番号は同一
部分を示す。以下の図面においても同様とする。
らも明らかなように、ソース・ゲートの構造が、
基本的には平面配置構造であり、したがつて、こ
の部分では従来と基本的に同じでキヤリヤはソー
ス領域２０，２１から、基板面に平行で横方向に
上部ゲート領域１９の下で、埋込み領域１３との
間のＮ領域１１ｂ中を流れ、２つのゲートの間を
流れたキヤリヤは、ゲートとゲートの間のチヤン
ネルの領域で合流し、基板面と垂直方向のドレイ
ン領域１２側に流れるようにしたものである。こ
のようにして相互コンダクタンスgmを大きくし、
低雑音化が実現でき、且つ、Ｎ型エピタキシヤル
層１１ａ，１１ｂの比抵抗を上げることにより、
大電流高耐圧の大電力Ｊ−FETを可能にする。
さらに、ソースさらドレインのチヤンネル長さを
長くすることができ、高印加電圧をソースドレイ
ン間に印加してもチヤンネル内の電界が弱くなり
ゲートリーク電流が小さくなり、耐圧に近い使用
電圧を可能にする。なお、第４図の平面形状では
上部ゲート拡散領域１９が、平行なストライプ状
であるが、これを第５図のように、リング状の領
域１９に設定することもできる。この場合、外側
のP+型分離ゲート領域１４とはたとえば、アル
ミニウムの配線用電極層２２で接続して用いられ
る。尚、第５図において第４図と同一番号は同一
部分を示す。以下の図面においても同様とする。
ところで、下部ゲート領域１３の端は第３図に
示す様にａ，ｂ，ｃ，ｄであつても良い。
示す様にａ，ｂ，ｃ，ｄであつても良い。
また本発明のＪ−FETの実用の構造は第６図
に示すように、ソース・ゲートのユニツトを多数
個設けることも出来る。
に示すように、ソース・ゲートのユニツトを多数
個設けることも出来る。
尚、異常の説明は、ＮチヤンネルＪ−FETを
例になされたものであるが、本発明は、Ｐチヤン
ネルＪ−FETにも適用可能であることは、勿論
である。
例になされたものであるが、本発明は、Ｐチヤン
ネルＪ−FETにも適用可能であることは、勿論
である。
発明の効果
以上、本発明のＪ−FETはエピタキシヤル領
域に反対の導電型を形成する拡散処理を追加する
だけで、形成出来、しかも相互コンダクタンスが
大きく、大電力化が達成出来るので工業的価値が
高い。
域に反対の導電型を形成する拡散処理を追加する
だけで、形成出来、しかも相互コンダクタンスが
大きく、大電力化が達成出来るので工業的価値が
高い。
第１図は従来の接合型電界効果トランジスタの
構造断面図、第２図はSITの構造断面図、第３
図、第４図は本発明の接合型電界効果トランジス
タの構造を示す断面図及び平面図、第５図は本発
明の他の実施例の平面図、第６図は、本発明の接
合型電界効果トランジスタの実用の構造を示す断
面図である。 １１ａ，１１ｂ……Ｎ型エピタキシヤル層、１
２……N+型シリコン基板、１３……Ｐ型の埋込
み拡散領域、１４……P+型分離拡散領域、１９
……P+型上部ゲート拡散領域、２０，２１……
N+型ソース領域、１６……ソース電極、１７…
…ゲート電極、１８……ドレイン電極、２２……
アルミニウム層。
構造断面図、第２図はSITの構造断面図、第３
図、第４図は本発明の接合型電界効果トランジス
タの構造を示す断面図及び平面図、第５図は本発
明の他の実施例の平面図、第６図は、本発明の接
合型電界効果トランジスタの実用の構造を示す断
面図である。 １１ａ，１１ｂ……Ｎ型エピタキシヤル層、１
２……N+型シリコン基板、１３……Ｐ型の埋込
み拡散領域、１４……P+型分離拡散領域、１９
……P+型上部ゲート拡散領域、２０，２１……
N+型ソース領域、１６……ソース電極、１７…
…ゲート電極、１８……ドレイン電極、２２……
アルミニウム層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の表面上にソース領域
を少なくとも２個設けるとともに、前記ソース領
域を包囲して前記半導体基板の表面領域に反対導
電型の分離領域を設け、さらに前記半導体基板中
に前記分離領域に接し、かつ前記ソース領域間に
開口部もしくはギヤツプを有する埋込み領域を設
け、前記開口部もしくはギヤツプの端部の上部も
しくはその近傍に位置する前記半導体基板の表面
領域に反対導電型の上部ゲート領域を設け、同上
部ゲート領域が前記分離領域に導電接続され、前
記半導体基板の反対側の表面に前記半導体基板と
同一導電型の低比抵抗のドレイン領域を設けた接
合型電界効果トランジスタ。 ２ 一導電型の半導体基板の表面上にソース領域
をリング状に設けるとともに、前記ソース領域を
包囲して前記半導体基板の表面領域に反対導電型
の分離領域を設け、さらに前記半導体基板中に前
記分離領域に接し、かつ前記ソース領域内に開口
部を有する埋込み領域を設け、前記開口部の端部
の上部もしくはその近傍に位置する前記半導体基
板の表面領域にリング状の反対導電型の上部ゲー
ト領域を設け前記上部ゲート領域が前記分離領域
に導電接続され、前記半導体基板の反対側の表面
に前記半導体基板と同一導電型の低比抵抗のドレ
イン領域を設けた接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152295A JPS5941871A (ja) | 1982-08-31 | 1982-08-31 | 接合型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152295A JPS5941871A (ja) | 1982-08-31 | 1982-08-31 | 接合型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941871A JPS5941871A (ja) | 1984-03-08 |
| JPH0462175B2 true JPH0462175B2 (ja) | 1992-10-05 |
Family
ID=15537400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152295A Granted JPS5941871A (ja) | 1982-08-31 | 1982-08-31 | 接合型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941871A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805003A (en) * | 1987-11-10 | 1989-02-14 | Motorola Inc. | GaAs MESFET |
| JP2538984B2 (ja) * | 1988-04-20 | 1996-10-02 | 株式会社豊田自動織機製作所 | 静電誘導形半導体装置 |
| DE19548443A1 (de) * | 1995-12-22 | 1997-06-26 | Siemens Ag | Halbleiteranordnung zur Strombegrenzung |
| DE19726678A1 (de) * | 1997-06-24 | 1999-01-07 | Siemens Ag | Passiver Halbleiterstrombegrenzer |
| US6281521B1 (en) * | 1998-07-09 | 2001-08-28 | Cree Research Inc. | Silicon carbide horizontal channel buffered gate semiconductor devices |
| JP4848595B2 (ja) * | 2001-05-16 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP4696444B2 (ja) | 2003-11-14 | 2011-06-08 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP6227010B2 (ja) * | 2013-12-25 | 2017-11-08 | キヤノン株式会社 | 撮像装置、撮像システム、および、撮像装置の製造方法 |
-
1982
- 1982-08-31 JP JP57152295A patent/JPS5941871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5941871A (ja) | 1984-03-08 |
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