JPH0473301B2 - - Google Patents
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- Publication number
- JPH0473301B2 JPH0473301B2 JP57164666A JP16466682A JPH0473301B2 JP H0473301 B2 JPH0473301 B2 JP H0473301B2 JP 57164666 A JP57164666 A JP 57164666A JP 16466682 A JP16466682 A JP 16466682A JP H0473301 B2 JPH0473301 B2 JP H0473301B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor substrate
- upper gate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
- H10D30/831—Vertical FETs having PN junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相互コンダクタンスが大きく、低雑
音特性を有する接合型電界効果トランジスタに関
するものである。
音特性を有する接合型電界効果トランジスタに関
するものである。
従来例の構成とその問題点
接合型電界効果トランジスタ（以下Ｊ−FET
と略称する）は高入力インピーダンスの回路素
子、低雑音増幅素子或いはスイツチング素子とし
て広く使用されている。
と略称する）は高入力インピーダンスの回路素
子、低雑音増幅素子或いはスイツチング素子とし
て広く使用されている。
ところで、従来のＪ−FETの構造は、たとえ
ば、第１図で断面構造を示すように、Ｐ型シリコ
ン基板１の上にＮ型のエピタキシヤル層２を形成
したウエハーの中に形成されたP+型分離拡散領
域３とP+型の上部ゲート拡散領域４及びN+型の
ソース・ドレイン領域５，６をそなえ、さらに上
部ゲート拡散領域４とシリコン基板１とが構造的
に接続され、外部電極としてソース・ゲート・ド
レインの各電極７，８，９を配した構造である。
なお、１０は表面保護膜である。
ば、第１図で断面構造を示すように、Ｐ型シリコ
ン基板１の上にＮ型のエピタキシヤル層２を形成
したウエハーの中に形成されたP+型分離拡散領
域３とP+型の上部ゲート拡散領域４及びN+型の
ソース・ドレイン領域５，６をそなえ、さらに上
部ゲート拡散領域４とシリコン基板１とが構造的
に接続され、外部電極としてソース・ゲート・ド
レインの各電極７，８，９を配した構造である。
なお、１０は表面保護膜である。
この構造の従来のＪ−FETの欠点は、平面的
に活性領域の面積が大きいわりに、相互のコンダ
クタンスgmが低いことである。逆に大きいgmを
得ようとするとゲート巾の拡大をはからなければ
ならないが、それにはかなり大きな面積が必要で
あり、歩留の低下、コスト高をまねく。さらに高
電流、高耐圧の大電力化をしようとしても限界が
あり、高耐圧化しても回路に組込んで使用する
際、ゲートリーク電流が大きいことから、使用電
圧は低く、結果的には大電力を得ることができな
いなどの欠点をもつている。
に活性領域の面積が大きいわりに、相互のコンダ
クタンスgmが低いことである。逆に大きいgmを
得ようとするとゲート巾の拡大をはからなければ
ならないが、それにはかなり大きな面積が必要で
あり、歩留の低下、コスト高をまねく。さらに高
電流、高耐圧の大電力化をしようとしても限界が
あり、高耐圧化しても回路に組込んで使用する
際、ゲートリーク電流が大きいことから、使用電
圧は低く、結果的には大電力を得ることができな
いなどの欠点をもつている。
次に注目されている静電誘導型トランジスタ
（以下SITと略称する）の構造は、たとえば、第
２図で示すように、N+型の半導体基板１１ａに
Ｎ型エピタキシヤル領域１１ｂを設け、そのN+
型の半導体基板１１ａをドレイン領域とし、N+
型エピタキシヤル領域１１ｂの主面近傍にその一
部領域を囲むようにＰ型の埋込みゲート領域１２
およびこれと接するP+型分離拡散領域１３を形
成し、これらＰ型領域１２，１３で囲まれたＮ型
エピタキシヤル領域１１ｂ内にN+型のソース拡
散領域１６を設けたもので、外部電極としては、
ソース・ゲート・ドレインの各電極１７，１８，
１９を配した構造である。
（以下SITと略称する）の構造は、たとえば、第
２図で示すように、N+型の半導体基板１１ａに
Ｎ型エピタキシヤル領域１１ｂを設け、そのN+
型の半導体基板１１ａをドレイン領域とし、N+
型エピタキシヤル領域１１ｂの主面近傍にその一
部領域を囲むようにＰ型の埋込みゲート領域１２
およびこれと接するP+型分離拡散領域１３を形
成し、これらＰ型領域１２，１３で囲まれたＮ型
エピタキシヤル領域１１ｂ内にN+型のソース拡
散領域１６を設けたもので、外部電極としては、
ソース・ゲート・ドレインの各電極１７，１８，
１９を配した構造である。
しかし、このSIT構造では、キヤリヤが基板面
に垂直方向に流れ、ゲートによる電流の制御が十
分でないため、ドレイン電流は飽和せず、したが
つて、ドレイン電圧−電流特性が三極管特性のよ
うな特性を有している。
に垂直方向に流れ、ゲートによる電流の制御が十
分でないため、ドレイン電流は飽和せず、したが
つて、ドレイン電圧−電流特性が三極管特性のよ
うな特性を有している。
発明の目的
本発明は、このようなSITの構造、特性とは異
なり、上記したように、従来のＪ−FETの問題
点を解決することを目的としたものである。すな
わち、本発明は、従来のＪ−FETのように五極
管特性或いはそれに近い特性を有し、その上に従
来例に比べ、単位面積当りのgmが格段に高く、
低雑音化でき、バイポーラトランジスタのように
高電流、高耐圧により大電力化でき、かつ、耐圧
に近い使用電圧を可能にするような理想的なＪ−
FETの実現をめざしたものである。
なり、上記したように、従来のＪ−FETの問題
点を解決することを目的としたものである。すな
わち、本発明は、従来のＪ−FETのように五極
管特性或いはそれに近い特性を有し、その上に従
来例に比べ、単位面積当りのgmが格段に高く、
低雑音化でき、バイポーラトランジスタのように
高電流、高耐圧により大電力化でき、かつ、耐圧
に近い使用電圧を可能にするような理想的なＪ−
FETの実現をめざしたものである。
発明の構成
本発明は、要約するに、一導電型の半導体基板
の一方の主面に、同導電型の低比抵抗の第１の電
極領域を複数個分散して設けるとともに、前記第
１の電極領域を包囲して、反対導電型の分離領域
を設け、さらに前記半導体基板中にこの分離領域
に接しかつ前記第１の電極領域間にを有する埋込
み領域を設け、前記分離領域ならびに埋込み領域
で包囲された半導体基板表面の前記開口部の上部
に位置する領域に反対導電型の上部ゲート拡散領
域を設け、前記上部ゲート拡散領域を前記分離領
域に導電接続させ、かつ、前記半導体基板の他方
の主面に前記半導体基板と同一導電型の第２の電
極領域をそなえた構造を有する接合型電界効果ト
ランジスタを提供するものである。
の一方の主面に、同導電型の低比抵抗の第１の電
極領域を複数個分散して設けるとともに、前記第
１の電極領域を包囲して、反対導電型の分離領域
を設け、さらに前記半導体基板中にこの分離領域
に接しかつ前記第１の電極領域間にを有する埋込
み領域を設け、前記分離領域ならびに埋込み領域
で包囲された半導体基板表面の前記開口部の上部
に位置する領域に反対導電型の上部ゲート拡散領
域を設け、前記上部ゲート拡散領域を前記分離領
域に導電接続させ、かつ、前記半導体基板の他方
の主面に前記半導体基板と同一導電型の第２の電
極領域をそなえた構造を有する接合型電界効果ト
ランジスタを提供するものである。
すなわち、本発明の特徴は、キヤリヤの流れ
を、まず基板面に平行に向かわせ、続いて垂直方
向に向かわせる構造となして、面積当たりのチヤ
ンネル断面を拡大したことにある。基板の一主面
にソース・ゲート領域を従来同様に設けるが、ド
レイン領域は基板の反対主面に形成して、キヤリ
ヤの流れとしては、ソースから基板主面に平行に
横方向に上部ゲート拡散領域の下を流れるように
し、その後ゲートとゲートの間を基板面と垂直に
下方向に流れるようにしたもので、これにより、
相互コンダクタンスgmを顕著に大きくすること
ができる。
を、まず基板面に平行に向かわせ、続いて垂直方
向に向かわせる構造となして、面積当たりのチヤ
ンネル断面を拡大したことにある。基板の一主面
にソース・ゲート領域を従来同様に設けるが、ド
レイン領域は基板の反対主面に形成して、キヤリ
ヤの流れとしては、ソースから基板主面に平行に
横方向に上部ゲート拡散領域の下を流れるように
し、その後ゲートとゲートの間を基板面と垂直に
下方向に流れるようにしたもので、これにより、
相互コンダクタンスgmを顕著に大きくすること
ができる。
実施例の説明
本発明のＪ−FETの構造の一例を第３図、第
４図および第５図を参照して詳しく説明する。第
３図で示す本発明のＪ−FETは第２の電極領域
となるN+型シリコン基板１１ａの上に、Ｎ型の
エピタキシヤル層１１ｂを形成する。次にＮ型エ
ピタキシヤル層１１ｂの一部にＰ型埋込みゲート
領域１２を形成し、その上にＮ型エピタキシヤル
層１１ｃを形成してその中に前記のＰ型埋込みゲ
ート領域１２に達するように形成されたP+型分
離拡散領域１３と、第４図に示すように、その先
端部分が前記分離拡散領域１３に重ね合わされて
接続されるP+型の上部ゲート拡散領域１５、さ
らに、その間部のＮ型エピタキシヤル層１１ｃ内
に第１の電極領域となるN+型のソース拡散領域
１６を分散して形成したものである。そして、外
部電極はそれらに対し、ソース・ゲート・ドレイ
ンの各電極１７，１８，１９を配した構造であ
る。第３図はソース拡散領域１６を分散して設
け、上部ゲート拡散領域１５を単一にしたもので
ある。又このときＰ型の埋込みゲート領域１２の
一方の端は第３図、第４図のａ，ｂ，ｃに示すい
ずれかの位置、すなわちP+型上部ゲート拡散領
域１５の直下或いは直下近傍に開口部を有するよ
うに位置し、N+型のソース拡散領域１６は第３
図のｄ，ｅに示す範囲内の深さで、Ｐ型埋込みゲ
ート領域１２の直上部に位置するようにした構造
である。なお、第４図は上部ゲート拡散領域１５
を交差状に配したもので、第５図はその−′
断面図である。また、上部ゲート拡散領域１５の
平面形状は図示の交差状のほか、網状も利用可能
である。
４図および第５図を参照して詳しく説明する。第
３図で示す本発明のＪ−FETは第２の電極領域
となるN+型シリコン基板１１ａの上に、Ｎ型の
エピタキシヤル層１１ｂを形成する。次にＮ型エ
ピタキシヤル層１１ｂの一部にＰ型埋込みゲート
領域１２を形成し、その上にＮ型エピタキシヤル
層１１ｃを形成してその中に前記のＰ型埋込みゲ
ート領域１２に達するように形成されたP+型分
離拡散領域１３と、第４図に示すように、その先
端部分が前記分離拡散領域１３に重ね合わされて
接続されるP+型の上部ゲート拡散領域１５、さ
らに、その間部のＮ型エピタキシヤル層１１ｃ内
に第１の電極領域となるN+型のソース拡散領域
１６を分散して形成したものである。そして、外
部電極はそれらに対し、ソース・ゲート・ドレイ
ンの各電極１７，１８，１９を配した構造であ
る。第３図はソース拡散領域１６を分散して設
け、上部ゲート拡散領域１５を単一にしたもので
ある。又このときＰ型の埋込みゲート領域１２の
一方の端は第３図、第４図のａ，ｂ，ｃに示すい
ずれかの位置、すなわちP+型上部ゲート拡散領
域１５の直下或いは直下近傍に開口部を有するよ
うに位置し、N+型のソース拡散領域１６は第３
図のｄ，ｅに示す範囲内の深さで、Ｐ型埋込みゲ
ート領域１２の直上部に位置するようにした構造
である。なお、第４図は上部ゲート拡散領域１５
を交差状に配したもので、第５図はその−′
断面図である。また、上部ゲート拡散領域１５の
平面形状は図示の交差状のほか、網状も利用可能
である。
以上の構成からなる本発明のＪ−FETは、ソ
ース・ゲートの構造が従来と基本的に同じで、キ
ヤリヤが初めにソース拡散領域１６から基板面に
平行で、横方向に上部ゲート拡散領域１５の下を
流れ、続いて上部ゲート拡散領域１５の下を流れ
たキヤリヤがゲートの下に位置するＰ型埋込みゲ
ート領域１２の開口部チヤンネル領域で合流し
て、基板面と垂直方向に下方向に流れるようにし
たものである。
ース・ゲートの構造が従来と基本的に同じで、キ
ヤリヤが初めにソース拡散領域１６から基板面に
平行で、横方向に上部ゲート拡散領域１５の下を
流れ、続いて上部ゲート拡散領域１５の下を流れ
たキヤリヤがゲートの下に位置するＰ型埋込みゲ
ート領域１２の開口部チヤンネル領域で合流し
て、基板面と垂直方向に下方向に流れるようにし
たものである。
この構造によれば、ゲート巾が長くでき、実質
ゲート長が短くできるため、相互コンダクタンス
gmを格段に大きくし、超低雑音化が実現でき、
かつＮ型エピタキシヤル層１１ｂの比抵抗を上げ
ることにより、高電流、高耐圧の大電力Ｊ−
FETTを可能にする。さらにソースからドレイン
のチヤンネルの長さを従来のＪ−FETより長く
することができ、高電圧をソース・ドレイン間に
印加してもチヤンネル内の電界が弱くなる。その
結果、ゲート・リーク電流が小さくなり、耐圧に
近い使用電圧を可能にする。また本実施例のＪ−
FETの構造は、第３図、第４図、第５図に示す
ように、ソース拡散領域１６が分散して設けられ
ると、ソース・ゲートのユニツトをかなり多くで
きるから、実効的にゲート巾を極力長く、ゲート
長を極力短くし、高gmになるようにすることが
でき、さらにＰ型埋込みゲート領域１２の一方の
端、すなわち開口部は、第５図のａ，ｂ，ｃに示
すように、上部ゲート拡散領域１５の直下或いは
直下近傍にあつて上部ゲート拡散領域の平面形状
と同形もしくは類似の形状であればよい。このよ
うな本実施例のＪ−FETは、通常の製造工程に、
エピタキシヤル領域中に反対の導電型を形成する
拡散処理を追加するだけで製作が可能である。ま
た従来gmを上げるためにゲート長を１〜2μ或い
はサブミクロンに細くし、その細い線輻を形成す
るのに苦心していたが、本実施例のゲート長は、
第５図に示すように、１〜2μのような細い寸法
でなくて、３〜5μ或いはそれ以上の寸法でもよ
く、実質ゲート長は、上部ゲート拡散領域１５の
長さよりも、Ｐ型埋込みゲート領域１２に依存
し、実際には１〜2μ或いはサブミクロンのよう
な寸法でも可能であり、製作が容易である。
ゲート長が短くできるため、相互コンダクタンス
gmを格段に大きくし、超低雑音化が実現でき、
かつＮ型エピタキシヤル層１１ｂの比抵抗を上げ
ることにより、高電流、高耐圧の大電力Ｊ−
FETTを可能にする。さらにソースからドレイン
のチヤンネルの長さを従来のＪ−FETより長く
することができ、高電圧をソース・ドレイン間に
印加してもチヤンネル内の電界が弱くなる。その
結果、ゲート・リーク電流が小さくなり、耐圧に
近い使用電圧を可能にする。また本実施例のＪ−
FETの構造は、第３図、第４図、第５図に示す
ように、ソース拡散領域１６が分散して設けられ
ると、ソース・ゲートのユニツトをかなり多くで
きるから、実効的にゲート巾を極力長く、ゲート
長を極力短くし、高gmになるようにすることが
でき、さらにＰ型埋込みゲート領域１２の一方の
端、すなわち開口部は、第５図のａ，ｂ，ｃに示
すように、上部ゲート拡散領域１５の直下或いは
直下近傍にあつて上部ゲート拡散領域の平面形状
と同形もしくは類似の形状であればよい。このよ
うな本実施例のＪ−FETは、通常の製造工程に、
エピタキシヤル領域中に反対の導電型を形成する
拡散処理を追加するだけで製作が可能である。ま
た従来gmを上げるためにゲート長を１〜2μ或い
はサブミクロンに細くし、その細い線輻を形成す
るのに苦心していたが、本実施例のゲート長は、
第５図に示すように、１〜2μのような細い寸法
でなくて、３〜5μ或いはそれ以上の寸法でもよ
く、実質ゲート長は、上部ゲート拡散領域１５の
長さよりも、Ｐ型埋込みゲート領域１２に依存
し、実際には１〜2μ或いはサブミクロンのよう
な寸法でも可能であり、製作が容易である。
なお、以上の説明は、ＮチヤンネルＪ−FET
を例になされたものであるが、本発明は、Ｐチヤ
ンネルＪ−FETにも適用可能であることは勿論
である。
を例になされたものであるが、本発明は、Ｐチヤ
ンネルＪ−FETにも適用可能であることは勿論
である。
発明の効果
以上のように、本発明は五極管特性或いは、そ
れに近い特性を有していながら、単位面積当たり
のgmが従来に比べて格段高く、低雑音化でき、
かつ高電流、高耐圧化ができ、さらに回路使用時
に、ゲート・リーク電流が小さくなり、耐圧に近
い使用電圧を可能となし、特に高gm低雑音増幅
用或いは、高出力接合型電界効果トランジスタの
実現に有用で、その実用的効果は大きい。
れに近い特性を有していながら、単位面積当たり
のgmが従来に比べて格段高く、低雑音化でき、
かつ高電流、高耐圧化ができ、さらに回路使用時
に、ゲート・リーク電流が小さくなり、耐圧に近
い使用電圧を可能となし、特に高gm低雑音増幅
用或いは、高出力接合型電界効果トランジスタの
実現に有用で、その実用的効果は大きい。
第１図は従来の一般的な接合型電界効果トラン
ジスタの断面図、第２図は縦型静電誘導型トラン
ジスタの構造を示す断面図、第３図、第４図は本
発明の接合型電界効果トランジスタの一実施例の
構造を説明するための断面図及び平面図、第５図
は第４図の−′断面図である。 １……Ｐ型シリコン基板、２……Ｎ型エピタキ
シヤル層、３……P+型分離拡散領域、４……P+
型上部ゲート拡散領域、５……N+型ソース領域、
６……N+型ドレイン領域、７，８，９……電極、
１０……表面保護膜、１１ａ……N+型シリコン
基板、１１ｂ，１１ｃ……Ｎ型エピタキシヤル
層、１２……Ｐ型の埋込みゲート領域、１３……
P+型分離拡散領域、１５……P+型上部ゲート拡
散領域、１６……N+型ソース領域、１７……ソ
ース電極、１８……ゲート電極、１９……ドレイ
ン電極。
ジスタの断面図、第２図は縦型静電誘導型トラン
ジスタの構造を示す断面図、第３図、第４図は本
発明の接合型電界効果トランジスタの一実施例の
構造を説明するための断面図及び平面図、第５図
は第４図の−′断面図である。 １……Ｐ型シリコン基板、２……Ｎ型エピタキ
シヤル層、３……P+型分離拡散領域、４……P+
型上部ゲート拡散領域、５……N+型ソース領域、
６……N+型ドレイン領域、７，８，９……電極、
１０……表面保護膜、１１ａ……N+型シリコン
基板、１１ｂ，１１ｃ……Ｎ型エピタキシヤル
層、１２……Ｐ型の埋込みゲート領域、１３……
P+型分離拡散領域、１５……P+型上部ゲート拡
散領域、１６……N+型ソース領域、１７……ソ
ース電極、１８……ゲート電極、１９……ドレイ
ン電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の表面に、同半導体基
板と同一導電型の低比抵抗の第１の電極領域を複
数個分散して設けるとともに、前記第１の電極領
域を包囲して前記半導体基板の表面領域に反対導
電型の分離領域を設け、さらに前記半導体基板中
に前記分離領域に接し、かつ前記第１の電極領域
間に開口部を有する埋込み領域を設け、前記開口
部の上部に位置する前記半導体基板表面に反対導
電型の上部ゲート領域を設け、同上部ゲート領域
を前記分離領域に導電接続させ、前記半導体基板
の反対側の表面に前記半導体基板と同一導電型の
低比抵抗の第２の電極領域を設けた接合型電界効
果トランジスタ。 ２ 埋込み領域の開口部の形状が上部ゲート領域
の平面形状と同形もしくは類似形の構造を有する
特許請求の範囲第１項に記載の接合型電界効果ト
ランジスタ。 ３ 埋込み領域の開口部および上部ゲート領域の
形状が交差状もしくは網状である特許請求の範囲
第１項に記載の接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164666A JPS5952882A (ja) | 1982-09-20 | 1982-09-20 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164666A JPS5952882A (ja) | 1982-09-20 | 1982-09-20 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952882A JPS5952882A (ja) | 1984-03-27 |
| JPH0473301B2 true JPH0473301B2 (ja) | 1992-11-20 |
Family
ID=15797509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164666A Granted JPS5952882A (ja) | 1982-09-20 | 1982-09-20 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952882A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248567A (ja) * | 1985-04-26 | 1986-11-05 | Matsushita Electronics Corp | 接合型電界効果トランジスタ |
| US5248626A (en) * | 1992-08-28 | 1993-09-28 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating self-aligned gate diffused junction field effect transistor |
| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| DE19548443A1 (de) * | 1995-12-22 | 1997-06-26 | Siemens Ag | Halbleiteranordnung zur Strombegrenzung |
| TW407371B (en) * | 1997-04-25 | 2000-10-01 | Siemens Ag | Equipment to limited alternative current, especially in short-circuit case |
| DE19726678A1 (de) * | 1997-06-24 | 1999-01-07 | Siemens Ag | Passiver Halbleiterstrombegrenzer |
| JP4716580B2 (ja) * | 2001-01-11 | 2011-07-06 | 積水化学工業株式会社 | コウモリの侵入防御装置及び建物ユニット |
-
1982
- 1982-09-20 JP JP57164666A patent/JPS5952882A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952882A (ja) | 1984-03-27 |
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